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利用 ... 实现芯片到晶圆键合的替代方法
本文介绍了一种无需依赖载体晶圆即可直接放置芯片到晶圆的替代方法，该方法专门针对混合键合、3DIC 和集成光子学应用而设计。芯片到晶圆键合是异质垂直集成设备制造中的关键工艺，通常涉及在集成到目标晶圆之前将各个芯片放置到载体或处理晶圆上的中间步骤。这种传统方法增加了成本、复杂性、潜在的兼容性问题和工艺步骤。在本研究中，我们提出了一种简化的工艺，消除了对载体晶圆的需求，从而简化了集成并减少了制造步骤。利用大气等离子清洗，我们清洁并激活芯片和目标晶圆的表面，以促进直接放置键合。通过实验验证，我们证明了这种方法的可行性和有效性。我们的研究结果展示了成功的芯片到晶圆键合，界面污染最小，键合强度增强。此外，我们还探讨了大气等离子清洗参数对键合质量的影响，为工艺优化提供了见解。这项研究为芯片到晶圆键合提供了一种有前途的替代方案，提高了垂直集成电路制造的效率和简便性，特别是在混合键合、3DIC 和集成光子学应用领域。
半导体晶圆键合：科学、技术与应用 17
T. Wernicke、B. Rebhan、V. Vuorinen、M. Paulasto-Krockel、V. Dubey、K. Diex、D. Wünsch、M. Baum、M. Wiemer、S. Tanaka、J. Froemel、KE Aasmundtveit、HV Nguyen、V. Dragoi
优化芯片准备和处理以实现高产量混合芯片到晶圆键合
摘要 混合铜/电介质键合是一种成熟的晶圆对晶圆 (W2W) 键合技术，但将该技术应用于芯片对晶圆 (D2W) 键合却具有挑战性。芯片或晶圆上的极小颗粒可能会导致空隙/非键合区域。用于混合 W2W 的晶圆清洁和激活工艺已经相当成熟，但将其应用于减薄和单片化芯片进行 D2W 键合却非常具有挑战性。为了允许（部分）重复使用现有的晶圆级清洁、计量和激活工艺和设备，我们提出了一个新概念，即在玻璃载体晶圆上对芯片进行单片化、清洁和激活。在完成芯片准备步骤后，直接从载体晶圆上拾取芯片。这种方法不需要额外的拾取和放置步骤，并且避免使用传统的切割胶带。使用这种新方法进行的首次直接电介质 D2W 键合实验显示出非常有希望的键合产量，键合的 50 µm 薄芯片数量众多，完全没有空隙。此外，通过消除切割胶带，减薄晶圆和单个芯片始终由刚性表面支撑，从而实现超薄芯片处理。在本研究中，我们还报告了厚度小于 10 µm 的芯片的处理。关键词载体系统、混合键合、互连、拾取和放置、薄芯片
纳米、微米和宏观晶圆键合技术
本文概述了用于实现纳米、微米和宏观系统以及系统集成的最常见晶圆键合技术。首先，讨论了晶圆键合应用的一般方面。然后是对不同晶圆键合工艺的技术描述，因为不同的键合应用需要与工艺集成和应键合的晶圆上的实际表面层相关的不同工艺。最后，在概述表中显示了优点和缺点以及技术和应用方面，对所述键合工艺进行了系统化和详细的比较。本概述应有助于为晶圆级键合和其他应用选择最合适的工艺。
晶圆键合和 CMP
弗劳恩霍夫 ENAS 和开姆尼茨大学微技术中心，科技园区 3，09126 开姆尼茨，德国 弗劳恩霍夫 IZM-ASSID，Ringstrasse 12，01468 莫里茨堡，德国 ErzM-Technologies UG，科技园区 1，09126 开姆尼茨，德国
混合晶圆键合中的 CMP 挑战回顾...
ST Microelectronics 和 LETI：S. Lhostis、A. Farcy、E. Deloffre、F. Lorut 等人在拉斯维加斯电子元件和技术会议 ECTC 上发表演讲（2016 年）。
倒装芯片芯片到晶圆键合回顾
在本文中，我们考虑了对于 D2W 键合，封装集成商可以使用几种键合技术，从焊球到底部填充 TCB 和混合键合。讨论了各种特定的应用差距和技术载体，以强调 HVM 的采用目前还不是交钥匙工程，而与一直占主导地位的成熟引线键合相比，该技术似乎非常年轻。由于特定外形封装尺寸或设备应用对性能的要求很高，代工封装公司或使用内部封装工艺的大型半导体制造商，因此采用年轻的技术需要仔细规划，以解决潜在的差距和障碍，以实现具有成本效益、高产量和可扩展的技术。I/O 密度将受到关键因素的限制，例如键合对准精度、焊盘或凸块尺寸和金属界面、晶圆或载体晶圆形状/翘曲、如果采用了 CMP 技术，界面均匀性、退火和 DT 限制、底部填充特性、凸块金属选择、应力诱导裂纹形成；必须谨慎处理此处未考虑的其他差距和风险，以确保
采用面对面晶圆键合技术的三维堆叠高性能商用微处理器的热分析
摘要 — 3D 集成技术在半导体行业得到广泛应用，以抵消二维扩展的局限性和减速。高密度 3D 集成技术（例如间距小于 10 µ m 的面对面晶圆键合）可以实现使用所有 3 个维度设计 SoC 的新方法，例如将微处理器设计折叠到多个 3D 层上。但是，由于功率密度的普遍增加，重叠的热点在这种 3D 堆叠设计中可能是一个挑战。在这项工作中，我们对基于 7nm 工艺技术的先进、高性能、乱序微处理器的签核质量物理设计实现进行了彻底的热模拟研究。微处理器的物理设计被分区并以 2 层 3D 堆叠配置实现，其中逻辑块和内存实例位于不同的层（逻辑位于内存上的 3D）。热仿真模型已校准到采用相同 7nm 工艺技术制造的高性能、基于 CPU 的 2D SoC 芯片的温度测量数据。模拟并比较了不同工作负载条件下不同 3D 配置的热分布。我们发现，在不考虑热影响的情况下以 3D 方式堆叠微处理器设计会导致在最坏情况下的功率指示性工作负载下，最高芯片温度比 2D 芯片高出 12°C。这种温度升高会减少在需要节流之前运行高功率工作负载的时间。但是，逻辑在内存上分区的 3D CPU 实现可以将这种温度升高降低一半，这使得 3D 设计的温度仅比 2D 基线高 6°C。我们得出结论，使用热感知设计分区和改进的冷却技术可以克服与 3D 堆叠相关的热挑战。索引术语 —3D 堆叠、面对面、热