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优化板级可靠性测试板的边界条件，以最大限度提高热循环和随机振动下球栅阵列焊点的疲劳寿命
摘要：为提高热循环和随机振动条件下焊点疲劳可靠性，对板级可靠性（BLR）试验板的螺丝孔位置进行研究。建立BLR试验板的有限元模型，推导了热循环和随机振动条件下影响焊点疲劳寿命的主要参数塑性应变能密度和1-sigma应力。通过灵敏度分析，分析了螺丝孔位置与疲劳寿命主要参数之间的相关性。通过多目标优化，确定了热循环和随机振动条件下焊点疲劳寿命最大的螺丝孔位置。与初始螺丝孔位置的BLR试验板相比，优化螺丝孔位置后的BLR试验板在热循环和随机振动条件下的疲劳寿命明显提高。
氧化物界面超导相图中的多带效应
LaAlO 3 /SrTiO 3 和 LaTiO 3 /SrTiO 3 异质结构表现出由电子密度控制的复杂相图。 [1,2] 虽然系统在低密度下处于弱绝缘状态，但当通过静电门控（采用背栅、侧栅或顶栅结构）添加电子时，就会出现超导性[1,3,4]（图1）。当载流子密度（n 2D）增加时，超导 T c 升至最大值 c max T ≈ 300 mK，然后随着掺杂的进一步增加而降低。由此产生的圆顶状超导相图类似于在其他超导体家族中观察到的相图，包括高 T c 铜酸盐、Fe 基超导体、重费米子和有机超导体。 [5,6] 在氧化物界面相图中，普遍观察到两个明显的掺杂点：低密度下的量子临界点 (QCP)，它将弱绝缘区与超导区分开；最佳掺杂下的最大临界温度点 (c max T)，它定义了欠掺杂区与过掺杂区之间的边界。尽管进行了大量研究，但对这两个点的起源尚无共识。在 LaAlO 3 /SrTiO 3 异质结构中，电子
采用低成本 0.5 µM D-MODE 的单电源 0.1-3.5 GHZ 低噪声放大器设计
宽带（多倍频程）LNA 采用各种架构设计，包括分布式（行波）、平衡和电阻反馈配置 [9]。电阻反馈被广泛用于实现多种 LNA 性能（工作频率范围、噪声系数、增益、增益平坦度、线性度、VSWR、功耗）之间的权衡 [9, 10]。在基于电阻反馈的可能配置中，共源共栅 LNA 不仅可以在其工作频带上提供平坦的增益和功率，还可以在同一频带内提供平坦的线性度和更高的输出阻抗（更好的宽带潜力）[11]。因此，本文介绍了基于电阻反馈配置和自偏置技术的单正电源共源共栅 LNA。
65-...中总电离剂量响应的布局依赖性
然而，LDE 对辐射效应的影响尚不清楚，很少有论文关注这一问题，且有限的研究表明器件的辐射敏感性与版图有关。Rezzak 等人 [6] 首次研究了 90 nm 体硅 NMOS 器件中版图相关的总电离剂量 (TID) 响应，结果表明，由于浅沟槽隔离 (STI) 引起的压应力较弱，因此辐射诱导漏电流随栅极至有源区间距的增加而增大。对于 45 nm 应变 SOI RF nFET，不同的源/漏接触间距和栅指间间距可能导致 RF 性能和 TID 退化之间的权衡 [7]。很显然，关于 LDE 对纳米级器件辐射响应的实验研究还很有限，需要进一步研究。
栅极电压可寻址混合超导体-半导体量子阱场效应纳米开关阵列的大规模片上集成
稳定、可重复、可扩展、可寻址和可控的混合超导体-半导体 (S-Sm) 结和开关是门控量子处理器的关键电路元件和构建块。分离栅电压产生的静电场效应有助于实现纳米开关，这些纳米开关可以控制基于二维半导体电子系统的混合 S-Sm 电路中的电导或电流。这里，通过实验展示了一种新颖的大规模可扩展、栅极电压可控的混合场效应量子芯片的实现。每个芯片都包含分离栅场效应混合结阵列，它们用作电导开关，由与 Nb 超导电子电路集成的 In 0.75 Ga 0.25 As 量子阱制成。芯片中的每个混合结都可以通过其相应的源漏极和两个全局分离栅接触垫进行控制和寻址，从而允许在其 (超) 导电和绝缘状态之间切换。总共制造了 18 个量子芯片，其中有 144 个场效应混合 Nb-In 0.75 Ga 0.25 As 2DEG-Nb 量子线，并研究了低温下多个器件的电响应、开关电压（开/关）统计、量子产率和可重复性。提出的集成量子器件架构允许控制芯片上大型阵列中的单个结，这对于新兴的低温量子技术非常有用。
可靠性驱动 - 博世汽车售后市场
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IGBT（绝缘栅双极晶体管）是一种功率半导体器件，已获得电力电子电路设计工程师的认可，用于电机驱动和功率转换器应用。这些器件兼具功率 MOS 和 MOS 的最佳特性。
SiC MOSFET 在特定低栅源电压偏置下具有重复短路能力，可实现更强劲的极端操作
摘要 — 本文介绍了商用碳化硅 (SiC) MOSFET 器件在高漏源电压下重复性短路应力下的短路 (SC) 性能。研究了两种方案来评估栅源电压 (V GS ) 去极化和短路持续时间 (T SC ) 减少的影响。V GS 去极化可降低功率密度，并允许在增加短路持续时间 T SCmax 的情况下保持安全故障模式 (FTO：开路故障)。结果表明，SiC MOSFET V GS 去极化不会降低 T SCmax 下的短路循环能力。但是，使用 V GS 去极化可以使性能接近 IGBT 稳健性水平，在 T SC =10 µ s 下循环近 1000 次。短路测试期间芯片温度变化的模拟表明，性能下降仍然归因于短路循环期间结温 (TJ ) 的升高，这导致顶部 Al 融合，从而导致厚氧化物中出现裂纹。
Eastman 碳电池（带贴纸的 EDC 200Ah 和 230Ah）
浮充：13.5-13.8V，电压13.5V（-18mV/˚C） 均充：13.8-14.1V，电压14.1V（-24mV/˚C） 循环充电：14.4-15.0V，电压14.7V（-30mV/˚C）
耐久性下降后的 1T-NOR 闪存
a 意法半导体，法国鲁塞 b 艾克斯-马赛大学，CNRS，IM2NP，13451 马赛，法国 摘要 在本文中，我们对 100 万次编程/擦除 (P/E) 操作后的 1T-NOR 闪存电气特性进行了 TCAD 模拟。由于 TCAD 模拟，提出了空间缺陷分布来解释耐久性下降的原因。工艺模拟基于意法半导体生产的 90 nm 节点嵌入式非易失性存储器技术 (eNVM)。编程和擦除期间使用热载流子注入 (HCI) 和高级隧道模型，而闪存性能下降则通过位于 Si/SiO 2 界面和 SiO 2 内部的缺陷来考虑。获得的循环前后编程窗口以及消耗电流的结果与实验结果高度一致。此外，在此框架内，可以正确重现 100 万次循环后无应力闪存侧的 IV 特性，如文献中先前报道的那样。 1. 引言电荷存储浮栅存储器Flash-EEPROM（电可擦除可编程只读存储器）或简称Flash，可以说是迄今为止市场上最成功的非易失性存储器之一，每年仍有数十亿个单元被处理，预计到2028年，复合年增长率（CGAR）将达到14.4% [1]。它的可靠性（主要包括耐用性和数据保留率）在过去几十年中得到了广泛的研究[2-4]。在本文中，我们使用技术计算机辅助设计（TCAD）来模拟100万次循环后的1T-NOR闪存编程窗口关闭。TCAD是一种基于物理的数值建模方法，用于精确模拟微电子器件的制造工艺和电气特性，该工具已成功用于器件性能优化和可靠性提高[5,6,7]。与[8]类似，Flash耐用性是通过缺陷建模的；然而，在本文中，我们采用了 Si/SiO 2 界面和 SiO 2 体氧化物中的非均匀缺陷分布以及不同类型的缺陷。这种方法与 [4] 中报道的实验结果一致。