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背面功率和时钟布线协同优化的设计方法
背面电源传输网络 我们的 BS-PDN 结构如图 1 所示，其中 PDN 利用了几乎 100% 的 BSM 资源，将电源布线资源与正面的信号分离。A. 背面 DC-DC 转换器：片上 DC-DC 单元转换器 (UC) 提供高效转换和块级电压调节 [3]。封装寄生效应会导致不必要的 IR 压降/反弹，影响正面 (FS) 和 BS-PDN。相反，片上 UC 可以减轻封装和键合带来的压降；然而，它们的大尺寸使它们不适合 FS 集成。相比之下，背面提供了足够的空间，可以实现密集的 UC 集成而不会造成布线拥塞。B. BS-UC 的集成：我们的 4:1 背面 UC（BS-UC）将 3.3V 降至 0.7V 的片上电源电压。为了分离两个电压域，添加了两个额外的背面金属层 MB3 和 MB4（见表 I）。MB3 专用于 BS-UC 布线；MB4 用于为 BS-UC 提供 3.3V VDD 和 0V VSS 输入。图 2 显示了我们的 BS-UC 堆叠。我们的电压域去耦确保 MB4 和 MB2 层之间没有连接，从而保留了 BS-PDN 配置。对于 BS-UC 放置，我们应用了交错策略以实现紧凑性。BS-UC PDN 金属层击穿和 BS-UC 放置如图 3 所示。C. BS-UC 的好处：BS-UC 降低了最坏情况下的动态 IR 降和逐层最小电压降（见图 4）。最后，去耦策略可以实现更高的 C4/微凸块密度，而不会产生显著的电源焊盘面积开销。
芯片最后扇出作为芯片优先的替代方案
我们将介绍一种新的芯片优先 FOWLP 替代方案，该替代方案可满足大量需要 FOWLP 等封装技术的应用的需求。这种新封装已在 ASE 投入生产一年多，并使用“芯片最后”方法来解决增加可用互连焊盘面积的问题。已用铜柱 (Cu) 凸块凸起的芯片被批量回流到低成本无芯基板上，然后进行包覆成型，该包覆成型也用作芯片底部填充。Cu 柱允许以 50 µm 或更小的间距直接连接到芯片焊盘，从而无需在芯片上形成 RDL。使用嵌入式迹线允许细线和间距低至 15µm 或更小，并直接键合到裸铜上。Cu 柱键合到铜迹线的一侧，焊球或 LGA 焊盘直接位于铜的另一侧。这使得基板实际上只与走线中使用的铜一样厚，并使最终封装的厚度达到 400µm。由于这使用现有的大批量封装基础设施，因此可以轻松实现更复杂的组装，包括多个芯片、包含无源元件和 3D 结构。我们将此封装结构指定为“扇出芯片后封装 (FOCLP)”对于高端应用，我们将展示使用高密度基板工艺用于要求更高的芯片后扇出封装的能力关键词芯片先、芯片后、扇出、晶圆级封装