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World File Search System逻辑电路
CMOS 数字逻辑电路简介
图 14.1 (a) NMOS 和 (b) PMOS 晶体管作为开/关开关的操作。栅极电压控制晶体管开关的操作，电压 V DD 表示逻辑 1，0 V 表示逻辑 0。请注意，漏极和源极端子的连接未显示。
等离子体生成的可编程逻辑电路v2.0a
计算后。这次，我们使用单个蜂窝孔作为位生成器，以便于解释。为了清楚起见，我们通过重点关注代表生成碎片的单个蜂窝孔来简化说明。实际上，实施和门的实施需要以特定模式排列的多个蜂窝孔的协调。当用激光束照亮时，可以操纵这些孔产生的集体等离子体以执行所需的逻辑操作。在AB堆叠中，最初在界面处形成三个负电极。在处理中，从AA堆叠中的接口出现了两个输入等离子体。在最终状态下，两个输入等离子的覆盖电场堆叠在AA右侧的输出等离子体。负电极支持从输入到输出的电场的发射。此过程源自作者先前编写的概念，可以在https://github.com/r-coin/basic/basic/blob/blob/master/cqc_edited.pdf上找到。
三值逻辑电路的设计与实现...
三进制数系的基数为 3 [1]。基数通常定义为可以用单个数字表示的唯一数字或唯一符号的数量。在二进制系统中，使用两个逻辑符号 0 和 1 来表示一个值，而在三进制系统中，使用三个逻辑符号（0、1 和 2）。双极符号是三进制逻辑系统中的方法之一，用符号 -1、0、1 表示。在本文中，使用的符号是 0、1 和 2。三进制逻辑系统给出了三值交换的含义。与二进制逻辑系统相比，三值逻辑系统或三进制逻辑系统在设计数字电路时具有许多优点。可以减少芯片面积，更重要的是，可以轻松使用错误检测和纠错码。修订稿于 2020 年 2 月 28 日收到。 * 通信作者
65nm CMOS时序逻辑电路单粒子翻转灵敏度研究
摘要 本研究利用脉冲激光研究了不同电源电压、时钟频率和电路结构下时序逻辑电路对单粒子翻转 (SEU) 的灵敏度。实验的时序逻辑电路是采用 65 nm 体 CMOS 工艺制作的 D 触发器链。结果表明，随着电压的降低，电路的 SEU 灵敏度增加，尤其在低电压范围内，灵敏度增加显著。此外，时钟频率对时序逻辑电路灵敏度的影响主要与组合逻辑电路中产生的单粒子瞬变 (SET) 的传播有关。研究还发现，Set 架构电路在数据“0”测试期间对 SEU 更敏感，而 Reset 架构电路在数据“1”测试期间对 SEU 更敏感。此外，还利用 SPICE 模拟揭示了由 Set 结构和 Reset 结构引起的 SEU 故障机制。关键词：脉冲激光、单粒子翻转 (SEU)、电压、频率、电路结构分类：电子器件、电路和模块（硅、复合半导体、有机和新型材料）
负偏置温度不稳定性对缩放逻辑电路中单粒子瞬变的影响
此外，当在这些先进节点中考虑单粒子瞬变 (SET) 时，对软错误的敏感性会变得更加糟糕。此类 SET 可能是由高能粒子（如宇宙中子）撞击半导体器件敏感区域引起的，这会影响电路性能。16,17 例如，当粒子撞击硅衬底时，它们会产生二次电子-空穴对，这些电子-空穴对可被周围的 pn 结收集，从而影响器件行为。18,19 发射的阿尔法粒子主要是由于芯片封装中的铀和钍杂质的放射性衰变。当阿尔法粒子穿过半导体器件时，电子会沿着阿尔法粒子的轨迹从晶格位置脱落。20,21 临界电荷是翻转逻辑所需的最小电荷。除了单粒子放电 (SET) 之外，撞击还可能导致单粒子翻转 (SEU)，这两者都会妨碍电路的正常运行，并导致软错误。22-25 质子的直接电离可能会导致临界电荷 (Q crit) 较低的器件发生 SEU。26
基于 Quine-McCluskey 的从可逆量子电路生成最佳组合逻辑电路的方法
专为量子计算机设计的算法已经开发出来。在量子电路中，使用 Feynman、Toffoli 和 Fredkin 门代替组合逻辑门中的传统输入，例如 AND、OR、NAND、NOR、XOR 和 XNOR。将量子电路转换为组合逻辑电路或反之亦然的能力至关重要。本论文研究（或论文）旨在展示从可逆量子电路派生组合逻辑电路的过程。为此，利用 Quine-McCluskey 技术以及从量子电路生成的状态表来获得最佳逻辑表达式，作为构建组合逻辑电路的基础。在 MATLAB Simulink 环境中实现了由此得到的组合逻辑电路，并获得了状态表。对从量子电路和组合电路派生的状态表进行了比较，获得了成功的结果。
超低能耗可逆时间同步量子点细胞自动机组合逻辑电路的设计与仿真
摘要 量子点细胞自动机 (QCA) 代表着一种新兴的纳米技术，有望取代当前的互补金属氧化物半导体数字集成电路技术。QCA 是一种极具前景的无晶体管范式，可以缩小到分子级，从而促进万亿级器件集成和极低的能量耗散。可逆 QCA 电路具有从逻辑级到物理级的可逆性，可以执行计算操作，耗散的能量低于 Landauer 能量极限 (kBTln2)。逻辑门的时间同步是一项必不可少的附加要求，尤其是在涉及复杂电路的情况下，以确保准确的计算结果。本文报告了八个新的逻辑和物理可逆时间同步 QCA 组合逻辑电路的设计和仿真。这里介绍的新电路设计通过使用本质上更对称的电路配置来缓解由逻辑门信息不同步引起的时钟延迟问题。模拟结果证实了所提出的可逆时间同步 QCA 组合逻辑电路的行为，该电路表现出超低能量耗散并同时提供准确的计算结果。
单脑理论
III. 单个神经元作为电化学通用逻辑门 逻辑门是执行单个布尔计算/函数/操作的构建块（基本组件），当它们组合在一起时，它们构成组合逻辑电路。逻辑门的例子包括 AND、OR、NOT 等。通用逻辑门是一种逻辑门，它可以通过与类似的通用逻辑门组合来执行所有类型的布尔计算/函数/操作，而无需任何其他类型的逻辑门。例子包括 NAND 和 NOR。只需使用一种类型的通用逻辑门组合，就可以创建用于执行任何特定任务/操作的功能组合逻辑电路。众所周知，神经元通过电化学信号进行通信。单个神经元从其树突接收电化学输入，并通过其轴突末端/突触输出电化学信号。根据单脑理论，单个神经元是一种通用逻辑门，它以不同的组合方式可以执行所有可能的布尔运算并形成电化学组合逻辑电路。我们已经知道，大脑的不同部分/区域执行不同的功能，单脑理论认为，大脑的这些不同部分/区域是执行不同任务的不同电化学组合逻辑电路，每个电路都由如上所述的大量神经元组成。
具有可变阈值电压保持器的多米诺逻辑
摘要 — 提出了一种可变阈值电压保持器电路技术，用于同时降低多米诺逻辑电路的功耗和提高速度。在电路运行期间，保持器晶体管的阈值电压会动态修改，以减少争用电流，而不会牺牲抗噪性。与标准多米诺 (SD) 逻辑电路相比，可变阈值电压保持器电路技术可将电路评估速度提高高达 60%，同时将功耗降低 35%。与 SD 电路相比，使用所提出的技术可以增加保持器尺寸，同时保持相同的延迟或功率特性。与具有相同评估延迟特性的 SD 电路相比，所提出的多米诺逻辑电路技术可提供高 14% 的抗噪性。与具有相同保持器尺寸的 SD 电路相比，还提出了对保持器晶体管进行正向体偏置以提高抗噪性。结果表明，通过应用正向和反向体偏置保持电路技术，可以同时提高多米诺逻辑电路的抗噪能力和评估速度。
机载 4 Pi 计算机：IBM 瞄准航空航天制导
在输入输出子组件的设计中，为了向各个电路提供必要的电压，避免它们之间的串扰，同时保持电路板设计简单。逻辑电路只需要一个电源，+5伏；电源驱动器、放大器和其他特殊电路，其中一些是混合集成电路或分立元件电路，有时需要两个或三个电压。但电路板只包含一个接地平面和另一个电压供应平面。电压平面被细分，每个细分连接一个电压，并且罐和 Hatpack 排列在板的表面上，以便提供必要的电压，并且低电平逻辑电路与提供高达 3 安培的高电流功率驱动器很好地分开。