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适用于 7nm 技术节点及更高版本的可扩展且可制造的无体积多 Vt 解决方案
为了提高晶体管的密度、提高性能、降低功耗和降低每个晶体管的成本，人们对晶体管尺寸的要求推动了接触多晶硅间距 (CPP) 的缩小，如图 1 和图 2 所示，这反过来又需要缩小栅极长度以释放更多空间来降低接触电阻。由于金属栅极图案的空间有限，RMG 的持续缩小对 7nm 及更高技术的多 Vt 提出了挑战。此外，自对准接触 (SAC) 成为未来技术节点上提高器件成品率的关键要素。因此，需要采用简化的 RMG 堆叠集成方案来确保良好的栅极凹槽控制和均匀的 SAC 封装。由不同栅极金属厚度 (金属多 Vt) 实现的多 Vt 选项将在大幅缩小间距时面临可扩展性挑战。在这项工作中，我们提出了一种无体积多 Vt 解决方案来定义具有不同偶极子层厚度的所有 Vt 类型。氧化物偶极子层与基于 SiOx 的界面层 (IL) 相互作用，产生 Vt 偏移，伴随其基团电负性差异 [6]。所提出的方案被证明与双 WFM 工艺兼容，并且由于其体积小，可适用于高度缩放的设备和新颖的设备架构。在同一芯片上集成多个偶极子厚度非常具有挑战性，因为偶极子厚度非常薄，通道可能会受到图案损坏。在本文中，我们