XiaoMi-AI文件搜索系统
World File Search SystemNVM
LPDDR 接口上的 NVM（更新）
• 无 e-flash → e-flash 在 ~20nm 以下不可用 • 高温 (>125 ○ C) → DRAM 存在问题 • e-RAM 在较小几何尺寸下价格昂贵（更昂贵的晶圆上的面积有时会增加） • 多核现已成为常态 • 旧式 NVM（xSPI-NOR）无法满足读取性能要求（启动时间、XiP） • 我们有机会！（高吞吐量/低延迟分立式 NVM 存储设备）
实现 PROMISE，可编程混合信号 ASIC 电子框架
B. 非易失性存储器 IP 非易失性存储器 (NVM) 宏广泛用于数字电路中，用于存储指令、用户数据或任何配置数据。在 PROMISE 中，NVM 宏保存用户定义的 FPGA 配置数据。FPGA 由多个 LUT 实例组成。一般来说，每个 LUT 都有配置信号，这些信号定义 LUT 执行的逻辑功能。同时，这些配置信号的集合定义了 FPGA 的特定用户功能。在 PROMISE FPGA 中，配置数据在通电时从 NVM 上传到 LUT 寄存器。显然，NVM 的数据容量等于 FPGA 配置信号的数量加上辐射加固技术所需的冗余位。在 PROMISE 中设计的 NVM 宏基于 180 nm HV CMOS 工艺中提供的 E2PROM 类型的 SONOS 单元。该单元有望提供令人满意的抗 TID 效应鲁棒性。E2PROM 类型的写入/擦除操作提供可靠的数据保留参数。单元耐久性（擦除/写入周期数）比 FLASH 单元类型差，但目标应用不需要高耐久性。通过使用标准 DARE RH 缓解方法，NVM 内存可抵御 SEL 和 SEU/SET。除此之外，还实施了具有单纠错双错检测 (SECDED) 功能的纠错码 (ECC) 作为 SEU 缓解方法。ECC 还提高了 NVM 的一般读取稳健性，因此在太空应用中非常需要。[3] 中详细描述了不同类型的纠错码。因此，NVM 宏将用作坚固且抗辐射的数据存储 IP。NVM 宏具有 344 kbits 用户数据容量，并由 32 位数据字组成，其中 24 位为用户数据，8 位为 ECC。它分为 2 个 32x22 页的存储体。每页包含 8 个字。内存组织参数在表 II 中提供。 NVM 具有标准同步并行用户界面，可简化读取操作。NVM 具有内置电荷泵以及所有控制逻辑，可根据用户指令执行擦除/写入操作。NVM 宏中实现了各种测试模式，以支持生产测试流程。断电模式是另一个内存功能，它
数据中心趋势 - 驱动 - 隔离 - 触发 - 添加 -
为云计算引入的新服务速率，作为服务（SAAS）和Web服务的软件现在超过了这个固定的硬件升级周期，对数据中心运营商和Web服务公司提出了挑战。为了满足当前和未来的需求，服务提供商，数据中心运营商和Web服务公司正在迅速过渡到软件定义的网络（SDN）模型，该模型将软件和服务远离基础计算，切换和存储硬件而开发。服务提供商和数据中心运营商正在采用新的硬件技术，该技术支持行业过渡到SDN，同时提高数据中心之间和内部的带宽。服务器，存储系统，脊柱/叶开关，聚合路由器和光学传输都在技术的地震转变中，采用新的100G/200G/200G/400G光学传输技术，更高的速度PCIE GEN 4/5和CACHE CACHE CACHE相干互连的稳定器（CCIX）数据的固定量（CCIX）数据，NVM Experts，NVM Express，NVM Express，NVM Express，NVM Express（NVM），NVMEST-机器学习和人工智能以及新的记忆技术，以满足对更高带宽网络的不断增长的需求。
飞机系统复杂性和软件水平不断提高...
众所周知，碰撞记录器并不是机载记录数据的唯一可能来源。自 80 年代末以来，大多数机载电子装置和模块都具有内部非易失性存储器 (NVM)，可以记录故障/故障代码以供维护。从中央维护计算机 (CMC) 检索的数据是最高优先级的 NVM，因为它通常集中一组组件的状态信息。在高度集成的系统中，对 NVM 中故障/故障代码的存在/不存在的解释非常依赖于硬件/软件版本。建议对故障/故障代码日志的解释应一丝不苟，团队合作，包括调查机构、组件制造商、机身制造商和运营商代表。
面向未来移动混合的硬件内存管理...
摘要 — 当前移动应用的内存占用量快速增长，对内存系统设计构成巨大挑战。DRAM 主内存不足会导致内存和存储之间频繁的数据交换，这一过程会损害性能、消耗能量并降低典型闪存设备的写入耐久性。另一方面，更大的 DRAM 具有更高的漏电功率并会更快耗尽电池电量。此外，DRAM 的扩展趋势使得 DRAM 在移动领域的进一步增长因成本而变得难以承受。新兴的非易失性存储器 (NVM) 有可能缓解这些问题，因为它的单位成本容量高于 DRAM，并且静态功耗极低。最近，出现了各种 NVM 技术，包括相变存储器 (PCM)、忆阻器和 3-D XPoint。尽管有上述优势，但与 DRAM 相比，NVM 的访问延迟更长，并且 NVM 写入会产生更高的延迟和磨损成本。因此，将这些新内存技术集成到内存层次结构中需要从根本上重新构建传统系统设计。在本研究中，我们提出了一种硬件加速内存管理器 (HMMU)，它在平面地址空间中寻址，并将一小部分 DRAM 保留用于子页块级管理。我们在这个内存管理器中设计了一组数据放置和数据迁移策略，以便我们能够利用每种内存技术的优势。通过用这个 HMMU 增强系统，我们降低了整体内存延迟，同时还减少了对 NVM 的写入。实验结果表明，与未来可能难以维持的全 DRAM 基线相比，我们的设计实现了 39% 的能耗降低，而性能仅下降了 12%。
基于FPGA的混合内存仿真系统
摘要 — 混合存储器系统由新兴的非易失性存储器 (NVM) 和 DRAM 组成，已被提出用于满足应用程序日益增长的存储器需求。相变存储器 (PCM)、忆阻器和 3D XPoint 等新兴 NVM 技术具有更高的容量密度、最小的静态功耗和更低的每 GB 成本。然而，与 DRAM 相比，NVM 具有更长的访问延迟和有限的写入耐久性。两种存储器类别的不同特性指向包含多种主存储器类别的混合存储器系统的设计。在新架构的迭代和增量开发中，模拟完成的及时性对于项目进展至关重要。因此，需要一种高效的模拟方法来评估不同混合存储器系统设计的性能。混合存储器系统的设计探索具有挑战性，因为它需要模拟整个系统堆栈，包括操作系统、内存控制器和互连。此外，用于内存性能测试的基准应用程序通常具有更大的工作集，因此需要更长的模拟预热期。本文提出了一种基于 FPGA 的混合存储系统仿真平台。我们的目标是移动计算系统，该系统对能耗敏感，并且可能会采用 NVM 来提高能效。在这里，由于我们的平台专注于混合存储系统的设计，因此我们利用板载硬 IP ARM 处理器来提高模拟性能，同时提高结果的准确性。因此，用户可以使用 FPGA 逻辑元件实现其数据放置/迁移策略，并快速有效地评估新设计。结果表明，与软件 Gem5 相比，我们的仿真平台在模拟时间上加快了 9280 倍。索引术语 — 硬件仿真、FPGA 加速器、内存系统、NVM
通过非...
从历史上看，记忆技术已根据其存储密度，成本和潜伏期进行了评估。除了这些指标之外，在低区域和能源成本中启用更智能和智能的计算平台的需求带来了有趣的途径，以利用非挥发性记忆（NVM）技术。在本文中，我们专注于非易失性记忆技术及其在生物启发的神经形态计算中的应用，从而实现了基于尖峰的机器智能。与先进的连续价值神经网络相比，基于离散的神经元“动作电位”的尖峰神经网络（SNN）不仅是生物纤维，而且是实现能量的有吸引力的候选者。nvms提供了实施几乎所有层次结构（包括设备，电路，体系结构和算法）几乎所有层次结构的区域和能量snn计算面料的承诺。可以利用NVM的内在装置物理学来模拟单个神经元和突触的动态。这些设备可以连接在密集的横杆状电路中，从而实现了神经网络所需的内存，高度平行的点产生计算。在架构上，可以以分布式的方式连接此类横梁，从而引入其他系统级并行性，这是与传统的Von-Neumann架构的根本性。最后，可以利用基于NVM的基础硬件和学习算法的跨层优化，以在学习和减轻硬件Inaccu-Racies方面的韧性。手稿首先引入神经形态计算要求和非易失性记忆技术。随后，我们不仅提供了关键作品的审查，而且还仔细仔细审查了从设备到电流到架构的不同抽象级别的各种NVM技术的挑战和机遇，以及硬件和算法的共同设计。
MNEMOSYNE - 带串行接口的磁性非易失性随机存取存储器
程序存储器是太空应用的关键组件。它们永久存储在微控制器上执行的程序或现场可编程门阵列 (FPGA) 的配置数据。它们在可靠性、容错性和抗辐射性方面具有最严格的要求。欧盟资助的 MNEMOSYNE 项目旨在展示新一代具有串行接口的抗辐射高密度非易失性程序存储器。该技术将基于最先进的商用嵌入式磁性 RAM，采用 22 nm FD-SOI 工艺。如果成功，该项目将推出第一款密度高于 64 Mb 的抗辐射非易失性程序存储器，用于太空应用。存储器是太空应用的关键组件。它们可分为三种类型：大容量、高速缓存和程序存储器。后者永久存储可作为 MCU 启动存储器或 FPGA 配置非易失性存储器 (NVM) 执行的程序。在太空应用中，程序存储器是需要最高可靠性、零错误容忍度和最高辐射强度的存储器，因为它与系统上电直接相关。另一方面，随着系统性能要求的提高，集成电路（IC）越来越密集。最近的太空程序存储器需要更高的速度和密度。例如，欧洲辐射硬化 FPGA BRAVE NG-Medium 至少需要 13Mb 的配置。下一代 NG-large 和 NG-Ultra 将需要 128Mb 和高达 512Mb 的高速、低引脚数配置存储器。目前，对于这种关键存储器，没有可用的欧洲辐射硬化存储器组件。MNEMOSYNE 项目旨在基于最先进和成熟的欧洲商用 22 nm FDSOI 磁性 RAM (MRAM) 技术开发（设计和原型）新一代具有串行接口的辐射硬化高密度 NVM。得益于 FDSOI 半导体结构，该工艺自然提供了良好的辐射耐受性。此外，MRAM 技术天然具有 SEU 免疫力。关键创新包括：• 第一个密度高于 1Mb 的欧洲 RHBD（抗辐射设计）空间 NVM；• 第一个密度高于 16Mb 的全球 RHBD 空间 NVM；• 第一个采用低于 65nm 工艺的欧洲嵌入式 RHBD 高性能空间 NVM IP 核；• 第一个用于空间应用的新一代自旋转移力矩 (STT) MRAM；• 第一个在 22nm FDSOI 上应用于数字和模拟 IP 的 RHBD，用于缓解 TID 和 SEE；高密度 MRAM 的开发将重塑航天工业及其他领域的整个存储器芯片市场。
采用混合 CMOS-RRAM 集成的混合信号神经形态计算电路
随着深度神经网络 (DNN) 在嵌入式设备上的广泛应用，硬件的能效和尺寸成为关注焦点。例如，最近基于 Arduino 的 MAIXDuino 套件集成了用于卷积神经网络 (CNN) 的 K210 神经网络处理器，旨在开发嵌入式人工智能 (AI) 和物联网 (IoT) 解决方案 [1]，[2]。在这种 Edge-AI 加速器专用集成电路 (ASIC) 中，DNN 模型在图形处理单元 (GPU) 上使用基于梯度下降的反向传播或 Backprop 算法 [3]–[5] 进行离线训练，然后“传输”到“推理”ASIC。反向传播是计算密集型的，由于冯诺依曼瓶颈，大量数据在内存和 CNN 加速器之间不断穿梭，因此会消耗大量能量。人们越来越重视创新“非冯·诺依曼”架构，即在内存内部执行计算。此类架构有望利用超越摩尔或后 CMOS 非易失性存储器 (NVM) 技术 [6]。这需要对整个设备、电路和算法层次结构中的非冯·诺依曼计算架构进行跨层研究。神经启发或神经形态片上系统 (NeuSoC) 架构将内存计算与基于稀疏尖峰的计算和通信相结合，以实现接近生物大脑能效的超低功耗运行 [7]。基于 NVM 的计算架构采用 1R 或 1T1R 交叉开关或交叉点架构，其中 DNN 权重存储在 NVM 单元的状态中，神经元驻留在