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Mingoo Seok - 电气工程
(13) IEEE 固态电路学会 (SSCS) 杰出讲师 (DL)，2023 年 2 月 - 2025 年 2 月 (12) 表现最佳副编辑，IEEE 超大规模集成系统汇刊 (TVLSI)，2021 年、2022 年 (11) 最佳论文奖，论文题为“Vesti：用于深度神经网络的节能内存计算加速器”，IEEE 超大规模集成系统汇刊 (TVLSI)，2022 年 (10) AMiner AI2000 芯片技术最具影响力学者，荣誉提名（前 11-100 名学者），2020 年 (9) 高通教师奖，2019 年 (8) IEEE 高级会员（2018 年）；会员（2012 年）；学生会员 (2006) (7) NSF CAREER 奖 - 获奖作品为“解决下一代无裕度 VLSI 计算平台设计的深化变异性挑战”，2015 年 (6) AMD/CICC 学生奖学金 - 获奖作品为“0.5V 2.2pW 双晶体管电压参考”，美国，2009 年 8 月 (5) DAC/ISSCC 学生设计大赛 - 获奖作品为“Phoenix：用于立方毫米传感器系统的超低功耗处理器”，美国，2009 年 2 月 (4) Rackham 博士前奖学金 - 美国密歇根大学安娜堡分校 EECS 系三名获奖者之一，2008 年 9 月 - 2009 年 8 月 (3) 博士留学奖学金 - 韩国高等教育基金会全国十五名获奖者之一， 2007 (2) 优秀奖学金 - 首尔国立大学，韩国，1998年3月 - 2001年3月 (1) 优秀本科奖学金 - 全国20名获奖者之一，韩国高等教育基金会，韩国，1999年9月 - 2002年2月
ccf-microbiology-revised.pdf
• Working as reviewer for many IEEE Transactions, conferences and others as follows: IEEE Transactions on VLSI Systems (TVLSI), IEEE Transactions on Information and Forensic Security (IFS), IEEE Transactions on Multi-scale Computing (TMSCS), IET Computers & Digital Techniques (IET CDT), Springer journal Hardware and System Security (HASS), Integration the VLSI杂志，Microelectronics Journal，ACM新兴技术杂志（JETC）；几次IEEE会议vdat'19，vlsid'18，vlsid'17，vdat'17，vlsid'16，vlsid'15，vlsid'15，vlsid'14，ihci'12，ihci'12，itc'12，itc'12，itc'12，itc'09，vlsid'09，vdat'09，vdat'09，vdat'07，vdat'07，icciTed'07，icciT•iccita'07，中间工程师：时间表：2010年10月25日至29日，2011年7月18日至22日。工具：来自Mentor图形的ICSTATION，Magma和开源FEL（Fedora Electronic Laboratory）的镜头。
6T 1位全加器的实现与分析
VI. 参考文献 [1] DanWang, Maofeng & Wucheng，“180nm CMOS 技术中的新型低功耗全加器单元”，DOI:10.1109/ICIEA.2009.5138242，工业电子与应用，2009 年。ICIEA 2000。第四届 IEEE 会议，2009 年 6 月。 [2] Kamlesh Kukreti、Prashant Kumar 等人，“基于多米诺逻辑技术的全加器性能分析”，DOI:10.1109/ICICT50816.2021.9358544，印度哥印拜陀，2021 年。 [3] Umapathi.N、Murali Krishna、G. Lingala Srinivas。 (2021)“对进位选择加法器独特实现的综合调查”，IEEE 和 IAS 第四届两年一度的新兴工程技术国际会议，于 1 月 15 日至 16 日在印度新孟买举行。[4] Subodh Wairya、Rajendra Kumar 等人，“用于低压 VLSI 设计的高速混合 CMOS 全加器电路性能分析”，DOI：10.1155/2012/173079，2012 年 4 月。[5] N. Umapathi、G.Lavanya (2020)。使用 Dadda 算法和优化全加器设计和实现低功耗 16X16 乘法器。国际先进科学技术杂志，29(3)，918-926。[6] Pankaj Kumar、Poonam Yadav 等人，“基于 GDI 的低功耗应用全加器电路设计和分析”，国际工程研究与应用杂志，ISSN：2248-9622，第 4 卷，第 3 期（第 1 版），2014 年 3 月。[7] NM Chore 和 RNMandavgane，“低功耗高速一位全加器调查”，2010 年 1 月。[8] Gangadhar Reddy Ramireddy 和 Yashpal Singh，“亚微米技术下拟议的全加器性能分析”，国际现代科学技术趋势杂志第 03 卷，第 03 期，2017 年 3 月 ISSN：2455-3778。 [9] Chandran Venkatesan、Sulthana M.Thabsera 等人，“使用 Cadence 45nm 技术的不同技术分析 1 位全加器”，DOI：10.1109/ICACCS.2019.8728449，2019 年 3 月，印度哥印拜陀。[10] K.Dhanunjaya、Dr.MN.Giri Prasad 和 Dr.K.Padmaraju，“使用 45nm Cmos 技术的低功耗全加器单元性能分析”，国际微电子工程杂志（IJME），第 3 卷。 1，No.1，2015 年。[11] Karthik Reddy.G，“Cadence Virtuoso 平台中 1 位全加器的低功耗面积设计”，国际 VLSI 设计与通信系统杂志 (VLSICS) 第 4 卷，第 4 期，2013 年 8 月，DOI：10.5121/vlsic.2013.4406 55。[12] Kavita Khare 和 Krishna Dayal Shukla，“使用 Cadence 工具设计 1 位低功耗全加器”，引用为：AIP 会议论文集 1324，373 (2010)，2010 年 12 月 3 日。[13] Murali Krishna G. Karthick、Umapathi N.（2021）“低功耗高速应用的动态比较器设计”。引自：Kumar A.、Mozar S. (eds) ICCCE 2020。电气工程讲义，第 698 卷。Springer，新加坡。[14] Murali Anumothu、BRChaitanya Raju 等人“使用基于多路复用器的 GDI 逻辑设计和分析 45nm 技术中的 1 位全加器的性能”，第 3 卷(2016)，第 3 期，2016 年 3 月。[15] Partha Bhattacharyya、Bijoy Kundu 等人。al“低功耗高速混合 1 位全加器电路的性能分析”，第 23 卷，第 10 期，DOI：10.1109/TVLSI.2014.2357057，2015 年 10 月。