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发现BH-30236：一种新型的大环抑制剂靶向癌症中的替代剪接
证明与Venetoclax BH-30236有效抑制了FLT3-ITD和抗性突变BH-30236在癌症异常剪接中有效调节的异差替代剪接是一种新的认识的癌症的标志，在癌症中发挥了重要的作用，在癌症中起着重要的作用，在癌症中发挥了重要作用，并在癌症中起着至关重要的作用。增殖，凋亡减少，迁移和转移潜力增强以及诱导免疫监测的逃避。丝氨酸和精氨酸富含的剪接因子（SRSF）是调节本构和替代剪接的RNA结合蛋白（RBP）。SRSF通常在癌症中突变或过表达，从而导致剪接模式的广泛改变。CDC样激酶（CLK）家族和双特异性酪氨酸调节激酶（DYRK）磷酸化SRSFS，影响剪接体机械，外显子识别和拼接的组装。因此，靶向clk/dyrk激酶可以调节癌症特异性剪接同工型，为新的治疗干预措施开辟了途径。BH-30236被设计为一种新型口服生物利用，ATP竞争力的，巨环的CLK，IC 50 s的0.134、0.165和0.446 nm的CLK1，CLK2和CLK4分别在酶激酶分析中，分别为0.134、0.165和0.446 nm。在临床相关的浓度下，BH-30236也抑制了DyRK1A/1B/2，是Moloney Moirone鼠白血病病毒激酶3（PIM3）和FMS样酪氨酸激酶3（FLT3）的前病毒插入部位，具有0.110，0.110，0.148，0.148，0.562，0.562，0.248 nm，IC 50 s的IC 50 s。此外，BH-30236还用0.16 nm的IC 50抑制了FLT3磷酸化。在癌细胞中，BH-30236损害了SRSFS，TAU和4EBP1的磷酸化，CLK，DYRK和PIM激酶的直接下游底物分别为40-60，〜50和〜80 nm。总体而言，BH-30236主要通过诱导跳过的外显子来调节替代剪接，以支持抗肿瘤同工型，从而在癌细胞系和体内功效研究中导致癌细胞死亡和抑制癌细胞死亡和生长抑制。例如，BH-30236在FLT3-ITD阳性MV-4-11细胞中用IC 50的IC 50抑制细胞增殖，即使在MV-4-11肿瘤模型中也完全抑制了MV-4-11肿瘤模型的完全肿瘤消退，即使停止了剂量30天。在MV-4-11细胞中，BH-30236增加了促凋亡同工型BCL-XS，BCL2，MCL1和AML干细胞标记CD33和CD123的RNA表达下调。此外，BH-30236还表现出了良好的人类Adme和临床前的安全概况。总体而言，临床前研究最大程度地支持了这种新型多次峰酶CLK抑制剂BH-30236在血液恶性肿瘤和实体瘤中的临床应用，作为单一药物或与其他疗法结合使用。
CLK 激酶抑制剂 1C8 和 GPS167 对上皮-间质转化和抗病毒免疫反应的影响揭示了它们的抗癌潜力
二杂芳酰胺基化合物 1C8 和氨基噻唑酰胺相关化合物 GPS167 可抑制 CLK 激酶，并影响多种癌细胞系的增殖。之前使用 GPS167 进行的化学基因组学筛选表明，与有丝分裂纺锤体组装相关的成分的消耗会改变对 GPS167 的敏感性。在这里，使用 1C8 进行的类似筛选也确定了参与有丝分裂纺锤体组装的成分的影响。因此，用 1C8 和 GPS167 处理的细胞的转录组分析表明，编码有丝分裂纺锤体组装成分的转录物的表达和 RNA 剪接受到影响。通过显示影响有丝分裂纺锤体组装的药物的亚毒性浓度会增加对 GPS167 的敏感性，证实了微管连接的功能相关性。1C8 和 GPS167 影响与肿瘤进展相关的通路中转录本的表达和剪接，包括 MYC 靶标和上皮间质转化 (EMT)。最后，1C8 和 GPS167 改变了参与抗病毒免疫反应的转录本的表达和可变剪接。与此观察结果一致，消耗双链 RNA 传感器 DHX33 可抑制 GPS167 介导的 HCT116 细胞细胞毒性。我们的研究揭示了 1C8 和 GPS167 影响癌细胞增殖以及转移关键过程的分子机制。
数字电流传感器 HLSR-PW 系列 I - LEM
输出模式 P2 P3 P4 P5 P6 0 双极 0 CMOS Clk Out 0 YES 0 2.97 0 2W CMOS Clk Out GND 或 NC NC NC CLK DOUT 1 单极 1 RS422 Manchester 1 NO 1 3.23 1 2W RS422 Manchester GND 或 NC NC NC /DOUT DOUT 2 3.59 2 4W LVDS 时钟输出 GND 或 NC CLK /CLK /DOUT DOUT 3 1.05 3 2W LVDS Manchester GND 或 NC NC NC /DOUT DOUT 4 1.46 4 4W RS422 时钟输出 GND 或 NC CLK /CLK /DOUT DOUT 5 1.83 8 2W CMOS 时钟输入 Uc NC NC CLK DOUT 6 2.24 A 4W LVDS 时钟输入 Uc CLK /CLK /DOUT DOUT 7 2.48 C 4W RS422 时钟输入 Uc CLK /CLK /DOUT DOUT A 0.42 D 4W RS422 “带电容”时钟输入 Uc CLK /CLK /DOUT DOUT B 0.58 C 0.73 D 0.90 E 0.99 F 1.19 G 1.29 H 1.43
在I.MX8MQ和I.MX8M Mini中，使用的编解码器是WM8524，仅支持音频播放。尽管8M Mini确实具有PDM麦克风界面（MICFIL）
@@ -295,6 +314,12 @@ MX8MM_IOMUXC_SAI1_TXD5_SAI1_TX_DATA5 0xd6 MX8MM_IOMUXC_SAI1_TXD6_SAI1_TX_DATA6 0xd6 MX8MM_IOMUXC_SAI1_TXD7_SAI1_TX_DATA7 0xd6 +MX8MM_IOMUXC_SAI1_RXFS_SAI1_RX_SYNC 0xd6 +MX8MM_IOMUXC_SAI1_RXC_SAI1_RX_BCLK 0xd6 +MX8MM_IOMUXC_SAI1_RXD0_SAI1_RX_DATA0 0xd6 +mx8mm_iomuxc_sai1_rxd1_sai1_rx_data1 0xd6 +mx8mm_iomuxc_sai1_rxd2_sai1_rx_rx_rx_data2 0xd6 +mx8mm_iomuxc_sai1_rxd3_sai_rxd3_sai1_sai1_rxd66 abe }; @@ -868,15 +899,15 @@分配clocks = <＆clk imx8mm_clk_sai1_src>，<＆clk imx8mm_clk_sai1_div>;分配的clock-parents = <＆clk imx8mm_audio_pll1_out>; - 分配clock-rates = <0>，<49152000>; +分配的clock-rates = <0>，<24576000>;时钟= <＆clk imx8mm_clk_sai1_ipg>，<＆clk imx8mm_clk_dummy>，<＆clk imx8mm_clk_sai1_root>，<＆clk imx8mm_clk_dummy> imx8mm_audio_pll2_out>;时钟名称=“ BUS”，“ MCLK0”，“ MCLK1”，“ MCLK2”，“ MCLK3”，“ PLL8K”，“ PLL11K”; -FSL，Sai-Multi-Lane； -FSL，DATALINE，DSD = <0 0xff 0xff 2 0xff 0x11>; -DMA = <＆SDMA2 0 26 0>，<＆sdma2 1 26 0>; + // fsl，sai-multi-lane; + // fsl，dataline，dsd = <0 0xff 0xff 2 0xff 0x11>; + // dmas = <＆sdma2 0 26 0>，<＆sdma2 1 26 0>;状态=“好”; };
LED 驱动控制专用电路TM1640
微处理器的数据通过两线总线接口和TM1640 通信，在输入数据时当CLK 是高电平时，DIN 上的信号必须 保持不变；只有CLK 上的时钟信号为低电平时，DIN 上的信号才能改变。数据的输入总是低位在前,高位在后 传输.数据输入的开始条件是CLK 为高电平时，DIN 由高变低；结束条件是CLK 为高时，DIN 由低电平变为高 电平。
CSC颜色空间转换器钥匙设计功能...
像素根据有效的准备管道协议1流入设计。输入像素和同步在CLK的上升边缘采样时，当Pixin_val和Pixin_rdy都高。在输出接口处，当Pixout_val和pixout_rdy较高时，将像素和同步在CLK的上升边缘上采样。输入和输出同步信号是侧带标志，与框架的第一个像素和行的第一个像素一致。这些对于识别视频框架和线路边界很有用，并包含在与其他邮政编码IP的兼容。
模块 1 考试
1实体问题是2端口（Clk：在std_logic中; 3重置：在std_logic中; 4启用：在std_logic中; 5 Up_down：在std_logic中; 6计数：输出std_logic_vector（3 downto 0））; 7结束问题; 8 9问题的架构a是10信号sCount：std_logic_vector（3 downto 0））; 11信号a，b：std_logic; 12开始13过程（...）14开始15如果Reset =‘1'则16 sCount <=“0000”; 17 a <=‘0'; 18 elsif clk'event and clk = ‘1' then 19 if Enable = ‘1' then 20 if Up_down = ‘1' then 21 if sCount = “1001” then 22 sCount <= “0000”; 23 a <='1'; 24 else 25 sCount <= sCount + '1'; 26 a <='0'; 27 end if; 28 else 29 if sCount = “0000” then 30 sCount = “1001”; 31 a <='1'; 32 else 33 sCount = sCount – ‘1'; 34 a <='0'; 35 end if; 36 end if; 37 end if; 38 end process; 39 40 Count <= sCount; 41 42 过程（…） 43 开始 44 如果 sCount = “0111” 则 45 b <='1'; 46 否则 47 b <='0'; 48 结束如果; 49 结束过程; 50 51 结束 a;
TDA8702 8位视频数模转换器
4.最坏情况特性是在输入代码从 0 转换到 255 时获得的，并且如果在 V OUT 或 V OUT 与 V CCA 之间连接了大于 75 Ω 的外部负载阻抗。已使用有源探头在 V OUT 与 AGND 之间测量了指定值。V OUT 与 AGND 之间未施加其他负载阻抗。所有输入数据均在时钟的上升沿锁存。在时钟的高电平（CLK = 高电平）期间，输出电压保持稳定（与输入数据变化无关）。在时钟从低电平转换到高电平（CLK = 低电平）期间，DAC 以透明模式运行（输入数据将直接传输到其相应的模拟输出电压（见图 5）。
ISSCC 2024 - 量子技术集成电路
2 Google Quantum AI，加利福尼亚州戈利塔 超导量子处理器是最先进的量子计算技术之一。基于这些设备的系统已经实现了后经典计算 [1] 和量子纠错协议的概念验证执行 [2]。虽然其他量子比特技术采用自然产生的量子力学自由度来编码信息，但超导量子比特使用的自由度是在电路级定义的。当今最先进的超导量子处理器使用 transmon 量子比特，但这些只是丰富的超导量子比特之一；在考虑大规模量子计算机的系统级优化时，替代量子比特拓扑可能会证明是有利的。在这里，我们考虑对 Fluxonium 量子比特进行低温 CMOS 控制，这是最有前途的新兴超导量子比特之一。图 29.1.1 比较了 transmon 和 Fluxonium 量子比特。 transmon 是通过电容分流约瑟夫森结 (JJ) 实现的，是一种非线性 LC 谐振器，其谐振频率为 f 01，非谐性分别在 4-8GHz 和 200-300MHz 范围内。transmon 有限的非谐性约为 5%，限制了用于驱动量子比特 f 01 跃迁的 XY 信号的频谱内容，因为激发 f 12 跃迁会导致错误。以前的低温 CMOS 量子控制器通过直接 [3,4] 或 SSB 上变频 [5,6] 复杂基带或 IF 包络（例如，实施 DRAG 协议）生成光谱形状的控制脉冲；这些设备中高分辨率 DAC 的功耗和面积使用限制了它们的可扩展性。fluxonium 采用额外的约瑟夫森结堆栈作为大型分流电感。这样就可以实现 f 01 频率为 ~1GHz 或更低的量子比特，而其他所有跃迁频率都保持在高得多的频率（>3GHz，见图 29.1.1）[7]。与 transmon 相比，fluxonium 的频率较低且非谐性较高，因此可以直接生成低 GHz 频率控制信号，并放宽对其频谱内容的规范（但需要更先进的制造工艺）。在这里，我们利用这一点，展示了一种低功耗低温 CMOS 量子控制器，该控制器针对 Fluxonium 量子比特上的高保真门进行了优化。图 29.1.2 显示了 IC 的架构。它产生 1 至 255ns 的微波脉冲，具有带宽受限的矩形包络和 1GHz 范围内的载波频率。选择规格和架构是为了实现优于 0.5° 和 0.55% 的相位和积分振幅分辨率，将这些贡献限制在平均单量子比特门错误率的 0.005%。它以 f 01 的时钟运行，相位分辨率由 DLL 和相位插值器 (PI) 实现，而包络精度则由脉冲整形电路实现，该电路提供粗调振幅和微调脉冲持续时间（与传统控制器不同，使用固定持续时间和精细幅度控制）。数字控制器和序列器可播放多达 1024 步的门序列。图 29.1.2 还显示了相位生成电路的示意图。DLL 将这些信号通过等延迟反相器缓冲器 (EDIB) 后，比较来自电压控制延迟线 (VCDL) 的第一个和第 31 个抽头的信号。这会将 CLK[0] 和 CLK[30] 锁定在 180°，并生成 33 个极性交替的等延迟时钟信号。使用 CLK[30] 而不是 CLK[32] 来确保在 PFD 或 EDIB 不匹配的情况下实现全相位覆盖，这可能导致锁定角低于 180°。一对 32b 解复用器用于选择相邻的时钟信号（即 CLK[n] 和 CLK[n+1]），开关和 EDIB 网络用于驱动具有可选极性的 PI。 PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。