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INTEROP/OSED V3 - 第二部分 - 安全评估报告
确保安全评估要求的验证和核实是一项持续的活动。根据 OSED 中描述的用例、解决方案场景与参考场景和操作方法，从空中进行了定性安全评估，并通过 VALP 中描述的练习进行了验证，并记录在 IT1 和 IT2 的验证结果 VALR 的综合中。正在进行一项持续的活动（问卷调查、飞行员和机组人员反馈、事后分析和汇报活动），以将此处生成的安全目标和要求映射到验证目标和结果，以确保已评估所有要求。出于这些原因，一些安全要求被一起评估，结果是互补的
增强型门控二极管触发可控硅整流器...
随着集成电路规模的不断缩小，静电放电 (ESD) 已成为影响集成电路可靠性的关键因素。[1] 目前，超过三分之一的芯片损坏与 ESD 有关，迫切需要可靠有效的 ESD 防护设计。ESD 防护设计存在许多难点，例如在期望高稳健性和小尺寸的同时满足设计窗口。传统的 ESD 防护器件例如 GGNMOS、二极管、NPN 和 RC 电源钳位通常占用大量的芯片面积。[2] 为了减轻集成电路中每个 I/O 引脚的 ESD 防护对硅片的消耗，可控硅 (SCR) 因其最高的稳健性和最小的尺寸成为各种 ESD 防护器件中最具吸引力的选择。[3] 然而，SCR 固有的再生反馈机制会导致深度回跳和相对较小的保持电压，造成闩锁效应。 [4] 另外，随着保持电压的提高，ESD器件的瞬态功耗必然增大，导致ESD故障电流（It2）急剧下降。因此，在保持足够高的故障电流的同时提高保持电压是极其困难的。人们致力于提高SCR的保持电压。[5-8] 最简单的方案是扩大SCR阳极和阴极之间的距离，[5] 但这种方法效率低，不足以实现闩锁效应。
适用于 7 nm FinFET 工艺的可控硅整流器嵌入式二极管静电放电保护
静电放电 (ESD) 引起的损坏是集成电路的主要失效之一。在当今集成电路所采用的 7nm FinFET 工艺中，由于 FinFET 栅极氧化层的厚度减小以及高 k 电介质的可靠性较低，在静电放电 (ESD) 冲击下极其脆弱[1-3]，并且遭遇非致命的 ESD 冲击后，ESD 保护性能会逐渐下降[4,5]。一些 ESD 建模和仿真技术已被用于 FinFET 工艺，以帮助分析 ESD 冲击下的 ESD 保护特性[6-9]。ESD 保护二极管被认为是一种很有前途的 ESD 保护器件[6-8]。具有高鲁棒性的二极管串硅控整流器 (DSSCR) 也被认为是以前技术节点的 ESD 保护装置 [ 10 – 15 ]，但由于其高漏电和闩锁的较大回弹，它不再适用于 7 nm 技术。FinFET 工艺的 ESD 设计仍然是一个巨大的挑战。目前还没有一种具有足够低触发电压 (Vt) 和高故障电流 (It2) 的高鲁棒性 ESD 保护装置。在本文中，我们提出了一种基于 7 nm FinFET 工艺的新型硅控整流器嵌入式二极管 (SCR-D)。制造并分析了具有不同关键设计的这种保护的特性。
蜜蜂大脑中枢复合体的神经结构：神经元细胞类型
图 1 中央复合体 (CX) 和相关神经纤维网的解剖结构。(a) CX、外侧复合体 (LX) 的内侧球 (MBU) 和外侧球 (LBU) 的 3D 重建正面图。(b) (a) 中显示的 3D 重建的侧视图。CX 由中央体 (CBU) 的上部、中央体 (CBL) 的下部、原脑桥 (PB) 和成对结节 (NO) 组成。(c) (a) 中显示的 3D 重建的示意横截面，其中显示了前唇 (ALI)。后沟 (pg) 延伸在中央体和 NO 之间。后视交叉 (PCH) 位于中央体和 PB 之间。腹沟纤维复合体 (vgfc) 位于 CBL 和 ALI 之间。(d – h) 通过 CX 的光学切片，用突触蛋白染色。 (d) CBL 被分为九个垂直切片（切片边界用虚线表示一个半球）。（e）每个结节由一个上部单位（NOU）和一个下部单位（NOL）组成。（f）胆囊（GA）是 LX 内的一个小的细长的神经纤维网，位于峡部 2（IT2；边界用黑色虚线表示）。（g）CX 前方光学切片中上部神经纤维网的外观（边界用虚线表示）。（h）前唇（ALI）位于中央体前方。a，前部；l，外侧；LCA，蘑菇体侧萼；MB，蘑菇体；MCA，蘑菇体内萼；m，内侧；p，后部；SIP，上中间原大脑；SLP，上外侧原大脑；SMP，上内侧原大脑。比例尺 = 50 μ m (a – d,f,h), 20 μ m (e), 100 μ m (g) [彩色图可在 wileyonlinelibrary.com 上查看]