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World File Search System三进制
标题基于CNFET的高效三进制半加器设计...
发表在《微电子学杂志》上。本文已被接受在该杂志的未来一期上发表，但尚未完全编辑。内容在最终出版前可能会发生变化。最终文章可通过其 DOI 获取，网址为 https://doi.org/10.1016/j.mejo.2021.105105 © 2021。此手稿版本根据 CC-BY-NC-ND 4.0 许可证提供 http://creativecommons.org/licenses/by-nc-nd/4.0 /
三值逻辑电路的设计与实现...
三进制数系的基数为 3 [1]。基数通常定义为可以用单个数字表示的唯一数字或唯一符号的数量。在二进制系统中，使用两个逻辑符号 0 和 1 来表示一个值，而在三进制系统中，使用三个逻辑符号（0、1 和 2）。双极符号是三进制逻辑系统中的方法之一，用符号 -1、0、1 表示。在本文中，使用的符号是 0、1 和 2。三进制逻辑系统给出了三值交换的含义。与二进制逻辑系统相比，三值逻辑系统或三进制逻辑系统在设计数字电路时具有许多优点。可以减少芯片面积，更重要的是，可以轻松使用错误检测和纠错码。修订稿于 2020 年 2 月 28 日收到。 * 通信作者
印度统计学院学生手册
集合和函数的语言 - 可数集和不可数集。实数 - 最小上界和最大下界。序列 - 序列的极限点、收敛序列；有界和单调序列、序列的上极限和下极限。柯西序列和 R 的完备性。级数 - 级数的收敛和发散、绝对收敛和条件收敛。黎曼重排定理。级数收敛的各种测试。（积分测试将推迟到分析 II 中引入黎曼积分之后。）无穷级数与实数的十进制展开、三进制、二进制展开之间的联系。柯西积、无限积。
RISC-V 处理器中的 CSD 驱动加速
摘要。本文介绍了一种可综合的 µ 架构设计方法，通过在处理器流水线内的执行阶段利用规范有符号数字 (CSD) 表示来提高给定 RISC-V 处理器架构的性能。CSD 是一种独特的三进制数系统，无论字长 N 是多少，都可以在常数时间 O (1) 内实现无进位/无借位加法/减法。CSD 扩展以 Potato 处理器为例进行了演示，这是一种简单的 RISC-V FPGA 实现。但是，该方法原则上也可以应用于其他实现。我们通过 CSD 实现的性能提升需要二进制和 CSD 表示之间的转换开销。该开销通过扩展到七级流水线架构来补偿，该架构具有三步执行阶段，可提高吞吐量和工作频率并实现循环展开，这在具有连续计算的应用中尤其有利，例如信号处理。根据实验结果，我们将基于 CSD 的三元解决方案与原始实现进行了比较，后者使用通常的纯二进制数表示操作数。与 FPGA 上的原始 RISC-V 处理器相比，我们的方法实现了 2.41 倍的运行频率提升，其中超过 20% 的增益归功于 CSD 编码。对于计算密集型基准测试应用程序，这种增强使吞吐量提高了 2.40 倍，执行时间缩短了 2.37 倍。
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