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World File Search System单元面积
超低成本全加器单元利用非线性效应...
本文介绍了一种高效设计量子点细胞自动机 (QCA) 电路的新方法。所提方法的主要优点是减少了 QCA 单元的数量，同时提高了速度、降低了功耗并增大了单元面积。在许多情况下，需要将特定中间信号的效应加倍。最先进的设计利用一种扇出来实现这些，从而增加了单元数量，消耗了更多功率并降低了电路的整体速度。在本文中，我们介绍了单元对齐，以将某个信号的效果乘以二、三甚至更多。这可以被视为设计任何需要此属性的任意电路的新视角。此外，还介绍了一种新的共面交叉方法，该方法能够在两个连续时钟内进行共面交叉，最坏情况下需要一个旋转单元。为了证明所提想法的有效性，我们设计了一个新的全加器单元和一个新的进位纹波加法器（4 位），它提供更少的 QCA 单元数量以及更低的功耗和成本。
AISYN：基于人工智能驱动的强化学习逻辑合成框架
摘要 — 逻辑综合是数字芯片设计和实现中最重要的步骤之一，对最终结果质量 (QoR) 有很大影响。对于由有向无环图 (DAG) 建模的最通用输入电路，许多逻辑综合问题（例如延迟或面积最小化）都是 NP 完全的，因此没有最佳解决方案。这就是为什么许多经典逻辑优化函数倾向于遵循贪婪方法，这些方法很容易陷入局部最小值，无法最大限度地提高 QoR。我们相信人工智能 (AI) 和更具体地说强化学习 (RL) 算法可以帮助解决这个问题。这是因为 AI 和 RL 可以通过退出局部最小值来帮助进一步最小化 QoR。我们在开源和工业基准电路上进行的实验表明，通过使逻辑综合优化功能由 AI 驱动，可以显著改善面积、延迟和功率等重要指标。例如，与没有 AI 意识的传统重写算法相比，我们基于 RL 的重写算法可以将综合后的总单元面积提高高达 69.3%。
垂直通道全方位 igzo fet 可实现低延迟、高...
关键词：Vertica FET、全通道、IGZO、3D Dram。DRAM 设备是大多数数字设备的重要组成部分，在云计算、边缘计算、物联网和人工智能的发展中发挥着至关重要的作用。目前，DRAM 扩展面临的挑战主要是由于存储电容减小和关断电流增加的不匹配。基于 IGZO 的场效应晶体管 (IGZO FET) 以其极低的 I OFF (<10 -22 A/µm) 而闻名，代表了减少 DRAM 单元泄漏的解决方案。基于 IGZO-FET 的 BEOL 兼容长保留 2T0C DRAM 单元的演示展示了一种非常有前途的方法来克服传统 1T1C DRAM 单元的不匹配挑战。我们展示了用于超高密度 DRAM 的垂直全通道 IGZO FET，具有 4F 2 位单元面积和超过 300 秒的长保留时间。并对垂直 CAA IGZO FET 的微缩能力和可靠性进行了研究和评估，工艺关键尺寸 (CD) 低至 50nm。32.8 μA/μm 的高驱动电流、92 mV/decade 的小亚阈值摆幅、良好的热可靠性和稳定性表明垂直 IGZO FET 是未来超高密度 3D DRAM/SoC 应用的有希望的候选者。