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World File Search System寄生效应
电力电子设备和元件 - WRAP：Warwick
在动态反向偏置 (DRB) 可靠性测试期间有效管理高强度电流尖峰对于及早发现潜在问题（例如宽带隙 (WBG) 器件中的栅极氧化物退化）至关重要。本文讨论了 DRB 测试的挑战，特别关注由 WBG 器件中的快速 dv/dt 切换事件引起的电流浪涌。遵守 AQG-324 指南（该指南要求 dv/dt > 50 kV/µ s）通常会导致由于寄生电容而出现显著的电流浪涌。这些浪涌可达数十安培，导致过度自热并可能损坏敏感的测量电路。本研究介绍了一种创新方法，可在不影响漏电流的情况下滤除电容位移电流尖峰，将浪涌强度降低 100 多倍，并实现对高达 1.5 kV 的 WBG 器件进行高效的 DRB 测试。验证过程包括在 LT-Spice 中模拟 Wolfspeed Power 碳化硅 (SiC) MOSFET 模型，并对 Wolfspeed、Infineon 和 Rohm 的三种不同的 1.2 kV SiC 设备进行硬件测试。采用优化的 PCB 设计来最大限度地减少电路寄生效应，显示出模拟和硬件测试结果之间的良好一致性。
背面功率和时钟布线协同优化的设计方法
背面电源传输网络 我们的 BS-PDN 结构如图 1 所示，其中 PDN 利用了几乎 100% 的 BSM 资源，将电源布线资源与正面的信号分离。A. 背面 DC-DC 转换器：片上 DC-DC 单元转换器 (UC) 提供高效转换和块级电压调节 [3]。封装寄生效应会导致不必要的 IR 压降/反弹，影响正面 (FS) 和 BS-PDN。相反，片上 UC 可以减轻封装和键合带来的压降；然而，它们的大尺寸使它们不适合 FS 集成。相比之下，背面提供了足够的空间，可以实现密集的 UC 集成而不会造成布线拥塞。B. BS-UC 的集成：我们的 4:1 背面 UC（BS-UC）将 3.3V 降至 0.7V 的片上电源电压。为了分离两个电压域，添加了两个额外的背面金属层 MB3 和 MB4（见表 I）。MB3 专用于 BS-UC 布线；MB4 用于为 BS-UC 提供 3.3V VDD 和 0V VSS 输入。图 2 显示了我们的 BS-UC 堆叠。我们的电压域去耦确保 MB4 和 MB2 层之间没有连接，从而保留了 BS-PDN 配置。对于 BS-UC 放置，我们应用了交错策略以实现紧凑性。BS-UC PDN 金属层击穿和 BS-UC 放置如图 3 所示。C. BS-UC 的好处：BS-UC 降低了最坏情况下的动态 IR 降和逐层最小电压降（见图 4）。最后，去耦策略可以实现更高的 C4/微凸块密度，而不会产生显著的电源焊盘面积开销。
SPIE 会议纪要
在集总元件 (LE) 配置中驱动电光调制器可实现较小的占用空间、降低功耗并提高高速性能。传统直线 LE 调制器的主要缺点是需要较高的驱动电压，这是由于其移相器较短所致。为了解决这个问题，我们引入了一种具有蛇形移相器的 Mach-Zehnder 调制器 (M-MZM)，它可以在 LE 配置中驱动，同时保持光学移相器长度与行波调制器 (TW-MZM) 相同的数量级。需要考虑的设计限制是设备的光学传输时间，它限制了整体电光带宽。首先，我们回顾了与 TW-MZM 相比 LE 调制器的整体功耗改进以及带宽增强，同时还考虑了驱动器输出阻抗和线或凸块键合的寄生效应。然后，我们报告了使用标准 CMOS 兼容工艺在绝缘体上硅 (SOI) 晶片上制造的基于载流子耗尽的 M-MZM 的设计、实现和实验特性。制造的 M-MZM 具有低掺杂 (W1)、中掺杂 (W2) 和高掺杂 (W3) 结，需要 9.2 V pp、5.5 V pp 和 3.7 V pp 才能完全消光，光插入损耗分别为 5 dB、6.3 dB 和 9.1 dB。对于所有三个 M-MZM，使用 50 Ω 驱动器和终端电阻以 25 Gb/s 记录睁眼图。对于无终端电阻的 M-MZM，可以实现更高的数据速率，前提是将低输出阻抗驱动器通过引线或凸块键合到调制器上。最后，我们将 M-MZM 与 TW-MZM 的功耗进行比较，结果显示 M-MZM 在 25 Gb/s 时功耗降低了 4 倍。
频率响应评估溶液门控晶体管中的石墨烯 - 电解质界面Leo Salgado a
c生物工程，生物材料和纳米医学（Ciber-BBN）的生物医学研究网络中心，Calle Monforte de Lemos 3-5，马德里，西班牙leo.salgado@csic.es leo.salgado@csic.es基于石墨烯基于求解的溶液基因菲尔德型现场效应晶体管（GSGFET）（GSGFFET）（图。1）在生物医学技术中变得重要。为其应用是对石墨烯 - 电解质界面行为的更好了解[1]。此接口可能会受到几个因素的影响，从而修改最终设备的性能。在第一种方法中，可以将其建模为电容（C INT），该电容与晶体管通道面积成反比[2]。这将其直接观察限制在某些尺寸以下，这主要是由于对连接轨道的寄生作用。在这里，我们已经制造了不同尺寸（50x50，100x100和300x300μm）的独立GSGFET，以测量电化学阻抗光谱谱（EIS），以直接评估界面互动的界面电容，以及通过频率响应的频率效应，通过分析（通过分析频率）进行频率效应（通过分析频率）（通过分析）进行了频率（通过分析）。即使我们期望在频率上具有恒定的电容性行为，EIS结果显示出两个不同的电容响应，由电阻过渡隔开（图2和3）。另外，对于GM结果也观察到了相同的行为，由于这两个不同的耦合能力，即使在较小的GSGFET处，在相同的频率下，有两个不同的收益出现在相同的频率下，在较小的GSGFET下，EIS受寄生效应的限制。最后，在两种方法中，都观察到频率过渡取决于pH（图4），促使以下假设：这种现象可以与GSGFET的SIO 2底物的末端组相互作用。所有这些结果证明，GM频率响应的采用是表征小型制造设备中C INT的有价值工具。使用这种方法获得的数据将非常有用，对于鉴定制造干扰物和改进用于分析GSGFET获得的生物学数据的校准方法。参考文献[1] R. Garcia-Cortadella et al。，Small，16（2020）1906640 [2] E. Masvidal-Codina等人，Nature Mater。，18（2019）280-288个数字
（sub） - 毫米波电网校准和设备表征
摘要：精确度量在电子设备中起着至关重要的作用，特别是在使用BICMOS技术的设备中嵌入THZ应用中的硅具有异质结（HBT）的表征。由于最近在纳米范围内制造技术的创新，能够在亚毫升波区域运行的设备成为现实，并且必须满足对高频电路和系统的需求。将精确的模型达到此类频率，不再有可能限制参数以下的提取低于110 GHz，并且必须研究允许获得被动和主动设备的可终止测量的新技术。在本论文中，我们将研究不同无源测试结构的硅（磁力）上S参数的特征，而B55技术中的HBT SIGE从Stmicroelectronics（最高500 GHz）进行了SIGE的表征。我们将首先引入通常用于此类分析的测量设备，然后我们将转到IMS实验室中采用的各种测量台，最后我们将重点介绍校准和剥离技术（DE-DEMEDDIQUS（DE-EXED），通过审查高频率特征和两种效率上的校准劳ith钙的主要批评，以进行校准和剥离技术。 TRL）到WR-2.2条。在完成时，我们将提出一些测试结构，以评估对Miller Wave测量和新输电线设计解决方案的不良影响。将提出两个为IMS的磁力表征的光质产生的循环：我们将介绍一个新设计的浮球层设计，并评估其限制寄生效应以及其环境效果（底物，邻近的结构和diaphony）的能力。为了进行分析，我们将依靠紧凑型模型 +探针的电磁模拟和混合EM模拟，包括用于评估测量结果的探针模型，更接近实际条件。将仔细研究两个有希望的设计：“布局M3”，旨在以单个级别的校准表征DUT，而“曲折线”，通过避免在硅的测量过程中避免任何运动，从而保持两个恒定探测器之间的距离。关键字：表征，传输线，Terahertz，毫米波，校准，silicuim，tbh坐着
ACM 参考格式：Shravya Channamadhavuni、Sven Thijssen、Sumit Kumar Jha 和 Rickard Ewetz。2021 年。使用模拟内存计算加速 AI 应用：挑战和机遇。在 2021 年大湖区 VLSI 研讨会 (GLSVLSI '21) 论文集上，2021 年 6 月 22 日至 25 日，虚拟活动，美国。ACM，美国纽约州纽约，6 页。 https://doi.org/10.1145/3453688.3461746
通过重新思考计算堆栈的所有层，包括硬件、软件和软硬件基本方法和方案 [1, 2, 4]。由于有望同时实现密集存储和节能模拟处理，基于非易失性电阻技术的内存计算已成为克服上述挑战的一种有吸引力的解决方案。非易失性电阻器件是一种具有可编程电阻的双端器件，可以使用忆阻器 [11, 35]、电阻随机存取存储器 (ReRAM) [23, 38]、相变存储器 (PCM) [20, 39] 或自旋转移力矩磁性随机存取存储器 (STT-RAM) [18, 31] 来实现。通过将新兴设备集成到电阻交叉阵列 (RCA) 中，可以在模拟域中执行近似矩阵向量乘法 (MVM)。这是很有希望的，因为计算比数字域中的能源效率高得多（数量级）[17]。通过将矩阵存储在内存中并现场执行计算，数据移动也大大减少[9, 32]。此外，MVM 是许多 AI 应用中的主要计算，例如深度学习 [22]、图像处理 [24] 和图形分析 [34]。利用模拟内存计算的主要挑战是，各种错误和变化源可能会降低计算精度。这包括设备写入错误、非零阵列寄生效应、有限的设备产量、电阻漂移、温度变化、随机电报噪声和有限的设备耐久性。此外，在模拟域中引入的任何错误都可能损害加速应用程序的功能正确性。例如，神经网络的硬件分类准确性可能明显低于软件级别。相反，数字计算系统中的稳健性问题只会引入时序违规，可以使用动态电压频率缩放 (DVFS) 来缓解。为了在系统级性能上提供保证，需要在设备级、算法级和软件应用程序级进行协同创新。虽然设备级研究人员不断尝试改进制造设备的特性，但开发所需的算法和软件级支持变得迫在眉睫。在本文中，我们回顾了使用模拟内存计算加速 AI 应用所面临的挑战、解决方案和未来研究方向。第 4 节概述了未来研究的机会。第 2 节讨论了模拟矩阵向量乘法的基本概念、目标 AI 应用以及不同误差的建模。第 3 节回顾了在算法和软件层面上提高对误差的鲁棒性的最新解决方案。第 5 节总结了本文。