捕获范围

4Gb/s CMOS 全差分模拟双延迟器

4Gb/s CMOS 全差分模拟双延迟锁定环时钟/数据恢复电路 Zhiwei Mao 和 Ted H. Szymanski 光网络研究组，ECE 系麦克马斯特大学，安大略省汉密尔顿，加拿大 L8S 4K1 摘要 提出了一种 4Gb/s 功率和面积高效的时钟/数据恢复 (CDR) 电路。采用全差分设计来抑制任何共模噪声并显著降低电源/地弹。模拟双延迟锁定环 (DLL) 架构将时钟采样边沿持续对齐到输入数据眼图张开的中心。自校正功能可避免传统 DLL 的相位捕获范围限制。原型电路采用 0.18um CMOS 技术实现。 CDR 采用 0.18µm CMOS 技术，占用 200 x 320 2 um 的小面积，在 2V 电源下功耗仅为 27mW。1. 简介随着 VLSI 系统的速度性能迅速提高，近年来小型低功耗高速 I/O 接口得到了广泛的研究。延迟锁定环 (DLL) 和锁相环 (PLL) 均可用于 CDR 电路以消除时钟/数据偏差并改善整体系统时序。在有参考时钟的情况下，通常使用 DLL，因为与 PLL 相比，DLL 不会累积相位误差。此外，DLL 通常具有更简单的设计并且本质上很稳定。传统 DLL 的缺点是其有限的相位捕获范围和输入时钟抖动传播。此外，数字 DLL [1] 不可避免地存在量化误差，并且通常需要更大的面积和功耗，而模拟 DLL 设计 [2] 被指责对噪声更敏感。本文提出了一种新型 CMOS CDR 电路，该电路采用全差分结构来降低对共模噪声的敏感性，并应用模拟双 DLL 来实现连续相位对齐和稳健的数据恢复。CDR 核心电路在 4Gb/s 的数据速率下消耗面积小、功耗低。本文安排如下：第 2 节介绍 CDR 架构，第 3 节讨论在 0.18um CMOS 技术中原型实现该架构的电路设计问题，第 4 节展示原型芯片实现和仿真结果，第 5 节总结本文。