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THS10064：10 位、4 个模拟输入、6 MSPS、同步采样模数转换器数据表 (Rev. B)
THS10064 是一款 CMOS、低功耗、10 位、6 MSPS 模数转换器 (ADC)。其速度、分辨率、带宽和单电源操作非常适合雷达、成像、高速采集和通信应用。具有输出纠错逻辑的多级流水线架构可在整个工作温度范围内保证无丢失代码。内部控制寄存器用于将 ADC 编程为所需模式。THS10064 包含四个模拟输入，可同时采样。这些输入可以单独选择并配置为单端或差分输入。集成的 16 字深 FIFO 允许存储数据，以改善向处理器的数据传输。提供 ADC 的内部参考电压（1.5 V 和 3.5 V）。
评估生成式人工智能的经济影响
历史表明，颠覆性技术成功的最重要条件是易于获取和应用的多功能性。生成式人工智能在这两个方面都表现出色。在详细介绍每个属性之前，必须注意的是，生成式人工智能是建立在先前颠覆性技术的肩膀上的，这些颠覆性技术实现了以前被认为不可能实现的进步。特别是，在十年前，创建训练数据集在经济上是不可行的，因为它的成本过高。图形卡 (GPU)、互连和框架的广泛采用使技术能够利用这些高性能 CPU 组件，允许模型对庞大的训练数据集 (token) 进行流水线传输和处理，从而使这项技术真正具有变革性。
微电子和超大规模集成电路设计
CO4：识别同步设计中的问题并加以解决。讲座：使用 HDL 进行数字设计方法的介绍 - 设计流程 - 建模抽象级别、门级模型、RTL 模型、行为模型 - 仿真和综合 - ASIC/FPGA 建模 - 语言概念 - 数据类型和运算符 - 结构、数据流和行为模型 - 层次结构 - 组合和顺序电路描述 - 连续和程序分配 - 阻塞和非阻塞分配 - 任务和功能 - 接口 - 延迟建模 - 参数化可重用设计 - 系统任务 - 编译器指令 - 测试平台。数据路径和控制器 - 复杂状态机设计 - 建模 FSM - 状态编码 - 建模内存 - 基本流水线概念 - 流水线建模 - 时钟域交叉 - 算术函数建模 - 同步设计的障碍：时钟偏差、门控时钟、异步输入、同步器故障和亚稳态 - 同步器设计 - 同步高速数据传输 - 时序分析。综合简介 - 逻辑综合 - RTL 综合 - 高级综合、组合逻辑综合、优先级结构、带锁存器和触发器的时序逻辑 - 无意锁存器 - 状态机综合 - 寄存器和计数器 - 时钟 - 循环 - 代码优化 - 设计示例 - 可编程 LSI 技术 - PLA/PAL/PLD - CPLD 和 FPGA - Xilinx/Altera 系列 FPGA - 可编程片上系统 - Zynq SoC 设计概述。实践课程：HDL 模拟器简介、设计和测试平台代码、使用波形查看器进行回溯和调试 – 使用结构、数据流和行为模型对组合/时序逻辑电路进行建模 – 以不同风格对有限状态机进行建模 – FPGA 的综合和后端流程 – 在可重构设备上实现数字电路/系统 – 使用 ILA 进行调试 – 创建自定义 IP 并重复使用。
微电子可靠性 - ETIS 个人页面
本文介绍了一种非侵入式故障原因捕获方法，用于作为知识产权 (IP) 集成的基于处理器的片上系统 (SoC)。它在辐射技术鉴定的背景下提供有关单粒子翻转 (SEU) 起源的诊断信息。由于结合了跟踪事件缓冲和错误检测与触发机制，该模块能够仅使用 1 KB 内存捕获包含错误传播的执行跟踪。执行跟踪由一组可配置的流水线寄存器补充。对于单粒子功能中断 (SEFI)，我们还提出了一种基于机器学习算法的技术来查找 SEU 来自哪个寄存器。捕获的 CPU 跟踪由分类算法处理，在故障注入活动数据库上进行训练，并提供高达 87 % 的准确率。
2.1：先进的处理器技术
• 独立的指令和数据存储器单元，带有 4 KB 数据缓存和 4 KB 指令缓存，以及由地址转换缓存 (ATC) 支持的独立存储器管理单元 (MMU)，相当于其他系统中使用的 TLB。 • 处理器使用 16 个通用寄存器实现 113 条指令。 • 18 种寻址模式包括：寄存器直接和间接、索引、内存间接、程序计数器间接、绝对和立即模式。 • 指令集包括数据移动、整数、BCD 和浮点算术、逻辑、移位、位域操作、缓存维护和多处理器通信，以及程序和系统控制和内存管理指令 • 整数单元组织在六级指令流水线中。
AN67 - 线性技术杂志电路集，第 III 卷
如时序图 (图 2) 所示，MUX 通道选择和 A/D 转换采用流水线方式，以最大程度地提高转换器的吞吐量。转换过程从选择所需的多路复用器通道对开始。将逻辑高电平应用于 LTC1390 的 CS 输入，通道对数据在 5MHz 时钟信号的上升沿上被时钟输入到每个数据 1 输入中。然后将芯片选择 MUX 拉低，锁存通道对选择数据。然后将选定 MUX 输入上的信号应用于 LTC1410 的差分输入。在 LTC1410 的转换启动输入 CONVST 被拉低之前 700ns，芯片选择 MUX 被拉低。这对应于 LTC1390 的 MUX 开关完全打开所需的最大时间。这可确保在 LTC1410 的 S/H 捕获其样本之前，输入信号已完全稳定。
使用 Cadence 工具实现节能的 4 位闪存 ADC
过去十年来，集成电路技术的进步加速了数字信号处理器的发展。此外，数字处理具有更耐噪声的优点。因此，模数转换器可用作模拟信号和数字信号处理系统的接口。无线通信系统不断提高的速度导致对高速、低分辨率模数转换器功率和速度标准的巨大需求。实际上，数字信号的处理、测试和存储变得简单。为了处理模拟信号，我们将其转换为数字信号。模数转换器可用作实现此目的的桥梁。研究人员正在研究 ADC 中的新模型策略，以期在降低功耗的同时提高性能。由于闪存 ADC 设计通常在其他形式的 ADC 中起着重要作用，因此它在所有其他形式的 ADC 中变得越来越重要，包括流水线和多位 sigma delta ADC。
F59L1G81MB（2M）闪存
字节。I/O 引脚用作地址和命令输入以及数据输入/输出的端口。复制回功能允许优化缺陷块管理：当页面编程操作失败时，可以直接在同一阵列部分内的另一页中对数据进行编程，而无需耗时的串行数据插入阶段。缓存编程功能允许在将数据寄存器复制到闪存阵列时将数据插入缓存寄存器。当在内存中写入长文件时，此流水线编程操作可提高程序吞吐量。还实现了缓存读取功能。当必须将连续页面流出时，此功能可以显著提高读取吞吐量。此设备包括额外功能：开机时自动读取。
RX100 系列微控制器 | 瑞萨
瑞萨电子 RX100 MCU 系列提供其他入门级 32 位 MCU 所不具备的关键 DSP 功能，与竞争解决方案相比具有明显优势。与竞争性 M0/M0+ 系列不同，RX CPU 内核提供基于硬件的除法功能，与基于软件的实现相比，设计效率和性能大幅提升。RX CPU 内核还包含重要的 DSP 支持功能，如 5 级流水线和 32 比特桶形移位器，这些功能在 M0/M0+ 解决方案中不可用。瑞萨电子提供广泛的可扩展 DSP 指令集，旨在最大限度地发挥 RX CPU 内核的卓越性能，让您可以轻松开发 DSP 应用代码。RX100 系列提供的先进 DSP 功能使其成为低成本、低功耗信号处理应用的不二之选。