XiaoMi-AI文件搜索系统
World File Search System逻辑元件
论文标题（使用样式
超可靠 FPGA 的超冗余 本文介绍的研究主题是可用于高可靠性数字系统 (HRDS) 的超冗余元件和 FPGA 设备。当前的工作是基于 FPGA 为 HRDS 开发超可靠逻辑元件、存储器元件和缓冲元件，以及它们的仿真和可靠性评估。目标：为一个、两个和三个变量开发容错的 LUT 逻辑元件。开发容错静态随机存取存储器、D 触发器和缓冲元件。在 NI Multisim 中进行仿真以验证性能并估算复杂度和功耗。推导出评估所开发元件和设备的可靠性的公式，并建立与已知三重模块冗余方法的比较图。所用方法包括引入晶体管级冗余、Multisim 中的仿真方法、晶体管数量的数学估计、可靠性计算。得出以下结论：在晶体管级引入冗余并使用串并联电路时，晶体管的数量至少需要增加四倍。已经开发出能够承受一个、两个和三个晶体管故障（错误）的被动故障安全元件和设备。对其有效性进行了评估，表明它们优于多数保留。结论。已经对具有大量冗余的被动容错电路进行了综合和分析，以确保在给定数量的故障（从一到三个）中保留逻辑功能。成本高于作者先前提出的方法中保持功能完整性的成本，但这是值得的。尽管与多数冗余相比冗余度明显更高，但功耗却更低，延迟增加不明显。建议在无法维护的关键应用系统中使用所提出的超容错 FPGA。将来，建议使用桥接电路来考虑晶体管级的冗余问题。关键词：LUT；被动容错系统；可靠性；冗余。
基于标准单元的栅极尺寸和晶体管堆叠的抗辐射效率
近年来，晶体管技术的进步使得人们能够设计出越来越复杂的集成电路。随着在降低功耗和提高性能方面取得的巨大成就，在考虑深度扩展技术时也面临着新的挑战。明显的工艺变异性、老化和辐射效应是经常出现的设计挑战，其重要性也日益增加 [1-5]。集成电路越来越容易受到单个高能粒子撞击的影响，可能会产生破坏性或非破坏性的影响。当粒子撞击触发 CMOS 电路中固有的 PNPN 结构中的寄生晶体管时，就会发生单粒子闩锁 (SEL)，这可能会产生破坏性影响 [6]。当高能粒子从顺序逻辑元件撞击晶体管的敏感区域并沉积足够的电荷以扰乱电路时，单粒子翻转 (SEU) 会以位翻转的形式出现。此外，组合逻辑电路容易受到单粒子瞬态 (SET) 效应的影响，这种效应表现为粒子与处于关断状态的晶体管漏极电极相互作用产生的寄生瞬态电流。这并不是单粒子效应 (SEE) 的详尽列表 [7]。辐射加固设计 (RHBD) 技术已经开发出来，用于应对不同辐射条件下电子电路的辐射效应
利用时间算法实现节能卷积
卷积是许多应用的核心操作，包括图像处理、对象检测和神经网络。虽然数据移动和协调操作仍然是通用架构优化的重要领域，但对于与传感器操作融合的计算，底层的乘法累加 (MAC) 操作主导了功耗。非传统数据编码已被证明可以降低这种算法的能耗，其选项包括从低精度浮点到完全随机运算的所有选项，但所有这些方法都始于一个假设，即每个像素都已完成完整的模数转换 (ADC)。虽然模拟时间转换器已被证明消耗更少的能量，但除了简单的最小值、最大值和延迟操作之外，对时间编码信号进行算术操作以前是不可能的，这意味着卷积等操作已经遥不可及。在本文中，我们展示了时间编码信号的算术操作是可行的、实用的，并且极其节能。这种新方法的核心是将传统数字空间负对数变换为“延迟空间”，其中缩放（乘法）变为延迟（时间上的加法）。挑战在于处理加法和减法。我们展示了这些操作也可以直接在这个负对数延迟空间中完成，结合和交换性质仍然适用于变换后的运算，并且可以使用延迟元件和基本 CMOS 逻辑元件在硬件中高效地构建精确的近似值。此外，我们展示了这些操作可以在空间中链接在一起或在时间上循环操作。这种方法自然适合分阶段 ADC 读出
基于FPGA的混合内存仿真系统
摘要 — 混合存储器系统由新兴的非易失性存储器 (NVM) 和 DRAM 组成，已被提出用于满足应用程序日益增长的存储器需求。相变存储器 (PCM)、忆阻器和 3D XPoint 等新兴 NVM 技术具有更高的容量密度、最小的静态功耗和更低的每 GB 成本。然而，与 DRAM 相比，NVM 具有更长的访问延迟和有限的写入耐久性。两种存储器类别的不同特性指向包含多种主存储器类别的混合存储器系统的设计。在新架构的迭代和增量开发中，模拟完成的及时性对于项目进展至关重要。因此，需要一种高效的模拟方法来评估不同混合存储器系统设计的性能。混合存储器系统的设计探索具有挑战性，因为它需要模拟整个系统堆栈，包括操作系统、内存控制器和互连。此外，用于内存性能测试的基准应用程序通常具有更大的工作集，因此需要更长的模拟预热期。本文提出了一种基于 FPGA 的混合存储系统仿真平台。我们的目标是移动计算系统，该系统对能耗敏感，并且可能会采用 NVM 来提高能效。在这里，由于我们的平台专注于混合存储系统的设计，因此我们利用板载硬 IP ARM 处理器来提高模拟性能，同时提高结果的准确性。因此，用户可以使用 FPGA 逻辑元件实现其数据放置/迁移策略，并快速有效地评估新设计。结果表明，与软件 Gem5 相比，我们的仿真平台在模拟时间上加快了 9280 倍。索引术语 — 硬件仿真、FPGA 加速器、内存系统、NVM