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World File Search System晶体管的
使用原子层沉积制造的氧化二晶型晶体管
在过去的几十年中，互补的金属 - 氧化物 - 氧化 - 氧化核（CMOS）技术一直是现代综合电路发展的推动力。增强栅极静电控制以提高对短通道效应（SCE）的免疫力（尤其是在积极缩放晶体管技术的发展中）的关键策略。这包括开发高等效氧化物厚度（EOT）缩放的高κ /金属门技术，以及超薄体，鳍和堆叠的纳米片通道晶体管；在3 nm技术节点1之外，半导体工业（遵循FIN场效应晶体管技术）目前正在采用堆叠的纳米表晶体管。要进一步扩展长度尺寸并保持良好的驱动电流，至关重要的是抑制SCE。可以使用增加数量的薄堆积通道来实现这一目标。然而，常规半导体晶体管的性能迅速降低到硅的3 nm厚度低于3 nm的厚度，而INGAAS的性能降低了10 nm。二维（2D）半导体是一种替代通道材料，与传统的半导管相比，单层厚度和单层厚度较高，在单层厚度上具有更高的迁移率。但是，2D材料缺乏高品质的大区域CMOS兼容生长技术。也很难在其范德华表面形成介电。此外，这些材料很难浓缩，并且在Schottky金属/半导体触点处引起的高接触分析。特别是原子层氧化物半导体，尤其是无定形im-gallium-Zinc氧化物（Igzo） - 用于平面晶体管（TFTS）中的半导体通道材料（用于平面式式施用应用程序12）。但是，尽管是高批量制造的成熟技术，但氧化物半导体很少被视为用于缩放高性能晶体管的Channel材料。这是由于它们的低电荷载流子迁移率约为10 cm 2 v -1 s –1，并且在质量生产中使用时，它们通常需要多达几十纳米的通道厚度13。然而，对于单一三维（3D）整合应用14-21的CMOS后端（BEOL）中氧化物半导体晶体管的使用引起了兴趣。
编码 - River Bend 学区
计算机使用 0 和 1 的语言，本质上是向称为晶体管的计算机部件发送开启和关闭信号。这些 0 和 1 已被翻译成称为 ASCII 二进制代码的代码，其中每个字母、数字和字符都有 8 位 0 和 1 的组合。ASCII 是计算机和互联网文本文件的最常见格式。它代表美国信息交换标准代码，使用数字来表示字母和特殊字符。二进制版本仅使用 8 位（或数字）模式中的 0 和 1。
优化新型工业半导体自旋量子比特装置中的自旋量子比特控制项目描述：
工业半导体制造已经能够生产具有数十亿至数万亿个晶体管的传统处理器。有趣的是，半导体量子点器件中的量子比特与经典晶体管结构有许多相似之处。利用工业制造技术生产大规模半导体自旋量子比特处理器使半导体量子比特平台成为实现通用量子计算最有希望的候选平台之一。
第 1 卷 10 个按数字着色活动，内置二进制
计算机使用 0 和 1 的语言，本质上是向称为晶体管的计算机部件发送开启和关闭信号。这些 0 和 1 已被翻译成称为 ASCII 二进制代码的代码，其中每个字母、数字和字符都有 8 位 0 和 1 的组合。ASCII 是计算机和互联网文本文件的最常见格式。它代表美国信息交换标准代码，使用数字来表示字母和特殊字符。二进制版本仅使用 8 位（或数字）模式中的 0 和 1。
功率器件热阻抗的现场实验提取技术
为了模拟原位 Z TH,ja 提取，对安装在 PM 上的其中一个设备采用了“模拟实验”策略。该过程如下：•首先，通过 COMSOL Multiphysics 环境中的详细纯热 3-D FEM 模拟获得设备的参考 Z TH,ja [24]，其中重现了 PM 的精确复制品（图 3）。边界条件通过施加于厚铜底板底面的传热系数 h =2×10 3 W/m 2 K 来解释，这描述了与高效散热器的接触 [25]。•获得的参考 Z TH,ja 用于构建具有 Foster 拓扑的 SPICE 兼容热反馈网络 (TFN) [26]；然后将 TFN 耦合到 VDMOS 晶体管的电气模型，该晶体管的温度敏感参数可以在模拟运行期间发生变化。电气模型根据实验数据 [27] 进行了校准，并在 [28] 中进行了详细描述。• 使用 OrCAD Capture 软件包 [29] 对 ET 模型进行了瞬态模拟，以模拟第 II.B 节中介绍的实验程序来提取 z ja 。• 通过在 COMSOL 中模拟 300 K 等温背面的裸片器件来确定 Z jc 。• 然后进行反归一化过程和时域转换以获得热阻抗 Z TH,ja 。• 最后比较了参考值和提取的 Z TH,ja 。
单片 3D 集成中高效可扩展的带扩展栅极的 MIV 晶体管（已在 MWSCAS 2023 中接受）
摘要 — 单片 3D 集成已成为满足未来计算需求的有前途的解决方案。金属层间通孔 (MIV) 在单片 3D 集成中形成基板层之间的互连。尽管 MIV 尺寸很小，但面积开销可能成为高效 M3D 集成的主要限制，因此需要加以解决。以前的研究集中于利用 MIV 周围的基板面积来显着降低该面积开销，但却遭受了泄漏和缩放因子增加的影响。在本文中，我们讨论了 MIV 晶体管的实现，它解决了泄漏和缩放问题，并且与以前的研究相比，面积开销也有类似的减少，因此可以有效利用。我们的模拟结果表明，与之前的实现相比，所提出的 MIV 晶体管的漏电流 (ID,leak) 减少了 14 K ×，最大电流 (ID,max) 增加了 58%。此外，使用我们提出的 MIV 晶体管实现的逆变器的性能指标，特别是延迟、斜率和功耗降低了 11.6%，17.与之前的实现相比，在相同的 MIV 面积开销减少的情况下，分别降低了 9% 和 4.5%。索引术语 — 单片 3D IC、垂直集成、片上器件
集成的超快全光极化晶体管
由于Dennard缩放1的崩溃，电子电路的时钟速度已经停滞了近二十年，这是近二十年的，这表明，通过缩小晶体管的大小，它们可以更快地操作，同时保持相同的功耗。光学计算可以克服这一障碍2，但是缺乏具有相当强大的非线性相互作用的材料，才能意识到全光开关已经排除了可扩展体系结构的制造。最近，强烈的光结合互动状态中的微腔启用了全光晶体管3，当与嵌入式有机材料一起使用时，即使在室温下也可以在室温下以次秒切换时间4的时间运行，直至单光子级5。然而，垂直腔几何形状可阻止使用片上耦合晶体管的复合电路。在这里，通过利用硅光子技术，我们在微米大小的，完全集成的高指数对比度的微腔中的环境条件下在环境条件下显示了激子 - 孔子凝结。通过耦合两个谐振器并利用种子偏振子凝结，我们证明了超快的全光晶体管作用和串联性。我们的实验发现为可扩展的，紧凑的全光积分逻辑电路开辟了道路，这些逻辑电路可以比电器快速处理两个数量级的光学信号。
用 HfO 2 /In 2 O 3 栅极堆栈表征超薄原子层沉积氧化物半导体 MOS 电容器中的界面和体陷阱
氧化物半导体重新引起了人们对用于单片三维 (3D) 集成的互补金属氧化物半导体 (CMOS) 后端 (BEOL) 兼容器件的兴趣。为了获得高质量的氧化物/半导体界面和体半导体，提高氧化物半导体晶体管的性能至关重要。据报道，原子层沉积 (ALD) 氧化铟 (In 2 O 3 ) 具有优异的性能，例如高驱动电流、高迁移率、陡亚阈值斜率和超薄沟道。在本文中，使用 C – V 和电导方法系统地研究了 ALD In 2 O 3 晶体管的 MOS 栅极堆栈中的界面和体陷阱。从 C – V 测量中的积累电容直接获得了 0.93 nm 的低 EOT，表明高质量的栅极氧化物和氧化物/半导体界面。通过 TCAD 对 C – V 和 G – V 特性的模拟，证实了 In 2 O 3 块体中亚带隙能级的缺陷是造成 GP / ω 与 ω 曲线中电导峰的原因。从 C – V 测量中提取了 1×10 20 /cm 3 的高 n 型掺杂。使用电导方法实现了 3.3×10 20 cm − 3 eV − 1 的高亚带隙态密度 (DOS)，这有助于实现高 n 型掺杂和高电子密度。高 n 型掺杂进一步证实了通道厚度缩放的能力，因为电荷中性水平在导带内部深度对齐。
过渡金属氮化物卤化物电介质
利用第一性原理计算，我们研究了六种过渡金属氮化物卤化物 (TMNH)：HfNBr、HfNCl、TiNBr、TiNCl、ZrNBr 和 ZrNCl 作为过渡金属二硫属化物 (TMD) 沟道晶体管的潜在范德华 (vdW) 电介质。我们计算了剥离能量和体声子能量，发现这六种 TMNH 是可剥离的并且具有热力学稳定性。我们计算了单层和体 TMNH 在平面内和平面外方向的光学和静态介电常数。在单层中，平面外静态介电常数范围为 5.04 (ZrNCl) 至 6.03 (ZrNBr)，而平面内介电常数范围为 13.18 (HfNBr) 至 74.52 (TiNCl)。我们表明，TMNH 的带隙范围从 1.53 eV（TiNBr）到 3.36 eV（HfNCl），而亲和力范围从 4.01 eV（HfNBr）到 5.60 eV（TiNCl）。最后，我们估算了具有六个 TMNH 单层电介质和五个单层通道 TMD（MoS 2 、MoSe 2 、MoTe 2 、WS 2 和 WSe 2 ）的晶体管的电介质漏电流密度。对于 p- MOS TMD 通道晶体管，30 种组合中有 25 种的漏电流小于六方氮化硼 (hBN)，一种众所周知的 vdW 电介质。对于以 HfNCl 为栅极电介质的 ap -MOS MoSe 2 晶体管，预测最小双层漏电流为 1.15×10 -2 A/cm 2。据预测，HfNBr、ZrNBr 和 ZrNCl 也会在某些 p-MOS TMD 晶体管中产生微小的漏电流。
适用于 7nm 技术节点及更高版本的可扩展且可制造的无体积多 Vt 解决方案
为了提高晶体管的密度、提高性能、降低功耗和降低每个晶体管的成本，人们对晶体管尺寸的要求推动了接触多晶硅间距 (CPP) 的缩小，如图 1 和图 2 所示，这反过来又需要缩小栅极长度以释放更多空间来降低接触电阻。由于金属栅极图案的空间有限，RMG 的持续缩小对 7nm 及更高技术的多 Vt 提出了挑战。此外，自对准接触 (SAC) 成为未来技术节点上提高器件成品率的关键要素。因此，需要采用简化的 RMG 堆叠集成方案来确保良好的栅极凹槽控制和均匀的 SAC 封装。由不同栅极金属厚度 (金属多 Vt) 实现的多 Vt 选项将在大幅缩小间距时面临可扩展性挑战。在这项工作中，我们提出了一种无体积多 Vt 解决方案来定义具有不同偶极子层厚度的所有 Vt 类型。氧化物偶极子层与基于 SiOx 的界面层 (IL) 相互作用，产生 Vt 偏移，伴随其基团电负性差异 [6]。所提出的方案被证明与双 WFM 工艺兼容，并且由于其体积小，可适用于高度缩放的设备和新颖的设备架构。在同一芯片上集成多个偶极子厚度非常具有挑战性，因为偶极子厚度非常薄，通道可能会受到图案损坏。在本文中，我们