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World File Search System现场可编程门阵列
海马 CA1 的神经模拟实现用于产生 θ 波
神经工程领域的最新进展使得神经假体得以开发，这有助于神经系统疾病患者的功能恢复。在这项研究中，我们提出了一个实时神经形态系统来人工重现海马体 CA1 区域不同神经元群的 θ 波和放电模式。海马 θ 振荡（4-12 Hz）是一种重要的电生理节律，有助于导航、记忆和新颖性检测等各种认知功能。提出的 CA1 神经模拟电路包括现场可编程门阵列 (FPGA) 上的 100 个线性化的 Pinsky-Rinzel 神经元和 668 个兴奋性和抑制性突触。实施的 CA1 脉冲神经网络包括产生 θ 节律的主要神经元群：兴奋性锥体细胞、PV+ 篮状细胞和抑制性中间神经元 Oriens Lacunosum-Moleculare (OLM) 细胞。此外，还使用突发漏积分和放电 (LIF) 神经元模型在 FPGA 上实现了通过穿通通路从内嗅皮层到 CA1 区域、通过 Schaffer 侧支到 CA3 区域以及通过穹窿海马伞到内侧隔膜到 CA1 区域的主要输入。硬件实现的结果表明，所提出的 CA1 神经模拟电路成功重建了 theta 振荡，并在功能上说明了不同神经元群体放电反应之间的相位关系。还评估了内侧隔膜消除对 CA1 神经元群体放电模式和 theta 波特征的影响。该神经形态系统可被视为一个潜在平台，为未来神经假体应用开辟了机会。© 2021 作者。由 Elsevier Ltd. 出版。这是一篇根据 CC BY-NC-ND 许可协议 ( http://creativecommons.org/licenses/by-nc-nd/4.0/ ) 开放获取的文章。
AHEAD：用于主动 BMI 边缘设备中 MLP 神经网络硬件生成的自动整体能量感知设计方法
摘要：基于主动式脑机接口 (BMI) 控制边缘设备的高级认知功能预测是一项改善残疾人生活质量的新兴技术。然而，由于神经元的非平稳性质，维持多单元神经记录的稳定性变得困难，并且会影响主动式 BMI 控制的整体性能。因此，需要定期重新校准以重新训练神经网络解码器以进行主动控制。然而，重新训练可能会导致网络参数（例如网络拓扑）发生变化。就用于实时和低功耗处理的神经解码器的硬件实现而言，修改或重新设计硬件加速器需要时间。因此，处理低功耗硬件设计的工程变更需要大量的人力资源和时间。为了应对这一设计挑战，这项工作提出了 AHEAD：一种用于主动式 BMI 边缘设备中多层感知器 (MLP) 神经网络硬件生成的自动整体能量感知设计方法。通过对主动式 BMI 设计流程进行全面分析，该方法明智地利用了智能位宽识别 (BWID) 和可配置硬件生成，它们自主集成以生成低功耗硬件解码器。所提出的 AHEAD 方法从训练过的 MLP 参数和黄金数据集开始，并在性能、功耗和面积 (PPA) 方面产生高效的硬件设计，同时将准确性损失降至最低。结果表明，与现场可编程门阵列 (FPGA) 上的浮点和半浮点设计相比，所提出的方法性能提高了 4 倍，功耗降低了 3 倍，面积资源减少了 5 倍，并且具有精确的准确性，这使其成为一种有前途的主动式 BMI 边缘设备设计方法。
近距离摄影测量
ADC 模拟数字转换器 AGC 自动增益控制 ASCII 美国信息交换标准代码 ASPRS 美国摄影测量与遥感协会 BRDF 双向反射分布函数 CAAD 计算机辅助建筑设计 CAD 计算机辅助设计 CAM 计算机辅助制造 CCD 电荷耦合器件 CCIR 国际无线电咨询委员会 (Comité consultatif international pour la radio) CD-ROM 光盘 - 只读存储器 CID 电荷注入装置 CIE 国际照明委员会 (Commission Internationale de l'Éclairage) CIPA 国际建筑摄影测量委员会 (Comité International de Photogrammétrie Architecturale) CMM 坐标测量机 CMOS 互补金属氧化物半导体 CT 计算机断层扫描、层析成像 CTF 对比度传递函数 DAGM 德国模式识别协会 (Deutsche Arbeitsgemeinschaft für Mustererkennung) DCT 离散余弦变换 DGPF 德国摄影测量与遥感协会und Geoinformation（德国摄影测量、遥感和地理信息学会） DGZfP Deutsche Gesellschaft für Zerstörungsfreie Prüfung（德国无损检测学会） DIN Deutsches Institut für Normung（德国标准化研究所） DLT 直接线性变换 DMD 数字镜面装置 DOF 自由度 DRAM 动态随机存取存储器 DSM 数字表面模型 DTP 桌面出版 DVD数字多功能（视频）磁盘 DXF autocad 数据交换格式 EP 入瞳 E'P 出瞳 EPS 封装后记 FFT 全帧传输或快速傅里叶变换 FMC 前向运动补偿 FOV 视场 FPGA 现场可编程门阵列 FT 帧传输 GIF 图形交换格式 GIS 地理（图形）信息系统 GMA Gesellschaft für Meß- und Automatisierungstechnik（计量与自动化技术学会） GPS 全球定位系统 HDTV 高清电视
首次公开募股 (IPO) 概况 OPPSTAR BERHAD (0275)
Oppstar 主要提供集成电路 (IC) 设计服务，涵盖前端设计、后端设计和根据客户规格提供的完整交钥匙解决方案。该集团主要使用 20nm 至 3nm 的先进工艺节点技术设计专用集成电路 (ASIC)、片上系统 (SoC)、中央处理器 (CPU) 和现场可编程门阵列 (FPGA)，用于电信、汽车、工业和消费电子等各个行业。IC 设计部门在 2022 年贡献了其年收入的 99% 以上。此外，它还提供其他相关服务，例如硅后验证服务、培训和咨询服务，占其总收入的不到 1%。Oppstar 在槟城、吉隆坡和上海租用办公室运营，客户来自多个国家（主要是中国），其客户主要包括集成设备制造商、无晶圆厂公司、轻晶圆厂公司、电子系统提供商和其他 IC 设计公司。它已完成特定于代工厂的 IC 设计项目，因为每个代工厂工艺都有自己的一套设计规则。它设计的一些 IC 由世界领先的代工厂制造，例如台积电、三星半导体、英特尔和 Global Foundries Inc. 2022 年，Oppstar 与 Sophic Automation 签订了战略合作伙伴协议，以利用 Sophic Automation 的工程资源和客户群进一步加强其在硅后验证服务方面的产品。由于其业务性质依赖于熟练的人员，其劳动力成本占总销售成本的 90% 以上，其目前 217 名设计工程师的利用率在 FPE2022 达到 85.17%。作为确保未来设计工程师劳动力的努力的一部分，该集团目前与 5 所高等院校合作，制定了一个结构化的计划，通过研发、行业讲座、现场培训、训练营、实习等活动培养知识型员工并提供就业机会。 Oppstar 的订单价值约为 3429 万令吉，主要包括交钥匙设计服务，预计将在未来 12 个月内确认。
用于闭环刺激和记录自由移动人体中单个神经元和局部场电位活动的可穿戴平台
图 1. Neuro-stack 平台。a、用于单神经元和局部场电位 (LFP) 记录以及闭环可编程锁相 (PLS) 刺激的 Neuro-stack 和基于 GUI 的平板电脑。平板电脑可以选择记录和刺激通道、采样率、单极/双极记录和其他参数。显示的是封装（左）和未封装（右）版本。b、Neuro-stack 由三个堆叠层组成：1）通信 (Comm)、2) 数字和 3) 模拟。展示的是印刷电路板 (PCB，尺寸 = 90×60 mm 2 ) 和 5×2 引脚（8 个通道、1 个参考和 1 个接地，共 10 个引脚）Omnetics 探头连接器，可连接微电极（仅连接顶部模拟层）。请注意，每个模拟层最多接收两个 Omnetics 连接器，以通过一个探头连接最多 4 个电极。显示了每层的高级框图（右）。通信层包含一个 FPGA（现场可编程门阵列），用于介导外部软件和集成电路 (IC) 芯片之间的命令和数据传输（通过 USB）。数字层包含 PLS IC。模拟层包含用于感测（Sense IC）和刺激（Stim IC）的芯片。显示三个模拟层以允许记录 192 个通道（64 x 3 层）。串行外围设备接口 (SPI) 用于 FPGA 与 Sense 和 Stim IC 的通信，移位寄存器用于 FPGA 与 PLS 和 Spike IC 的通信。c，神经堆栈连接到佩戴眼动追踪系统的参与者的微电极。d，显示用于宏电极的 10 针防触摸跳线和用于微电极记录的 10 针连接器（例如 Adtech）。e，使用临床监测系统（Nihon Kohden，灰色）和神经堆栈（黑色）同时记录的示例数据显示信号相似。 f，数据（e）中功率谱图示例，显示一致的活动模式。使用对数刻度显示频率（0.1-32 Hz）。g，数据（e）中归一化功率谱密度（PSD）图示例。
用于闭环刺激和记录自由移动人体中单个神经元和局部场电位活动的可穿戴平台
图 1. Neuro-stack 平台。a、用于单神经元和局部场电位 (LFP) 记录以及闭环可编程锁相 (PLS) 刺激的 Neuro-stack 和基于 GUI 的平板电脑。平板电脑可以选择记录和刺激通道、采样率、单极/双极记录和其他参数。显示的是封装（左）和未封装（右）版本。b、Neuro-stack 由三个堆叠层组成：1）通信 (Comm)、2) 数字和 3) 模拟。展示的是印刷电路板 (PCB，尺寸 = 90×60 mm 2 ) 和 5×2 引脚（8 个通道、1 个参考和 1 个接地，共 10 个引脚）Omnetics 探头连接器，可连接微电极（仅连接顶部模拟层）。请注意，每个模拟层最多接收两个 Omnetics 连接器，以通过一个探头连接最多 4 个电极。显示了每层的高级框图（右）。通信层包含一个 FPGA（现场可编程门阵列），用于介导外部软件和集成电路 (IC) 芯片之间的命令和数据传输（通过 USB）。数字层包含 PLS IC。模拟层包含用于感测（Sense IC）和刺激（Stim IC）的芯片。显示三个模拟层以允许记录 192 个通道（64 x 3 层）。串行外围设备接口 (SPI) 用于 FPGA 与 Sense 和 Stim IC 的通信，移位寄存器用于 FPGA 与 PLS 和 Spike IC 的通信。c，神经堆栈连接到佩戴眼动追踪系统的参与者的微电极。d，显示用于宏电极的 10 针防触摸跳线和用于微电极记录的 10 针连接器（例如 Adtech）。e，使用临床监测系统（Nihon Kohden，灰色）和神经堆栈（黑色）同时记录的示例数据显示信号相似。 f，数据（e）中功率谱图示例，显示一致的活动模式。使用对数刻度显示频率（0.1-32 Hz）。g，数据（e）中归一化功率谱密度（PSD）图示例。
博士论文
本论文中介绍的工作是在欧洲核子研究中心 LHCb-RICH 子探测器 Ia 阶段升级计划的背景下完成的。在第二次大型强子对撞机 (LHC) 长期关闭期间（预计在 2019 年至 2020 年），LHCb 探测器将升级为以更高的速度执行数据读出，与 LHC 束流穿越率 40 MHz 同步。这涉及完全重新设计 LHCb 读出架构及其子探测器电子设备。LHCb-RICH 探测器上的电子设备将嵌入新的传感器、多阳极光电倍增管 (MaPMT) 和带有辐射硬 ASIC 的新前端电子设备 - CLARO 集成电路。CLARO 读取并转换为数字触发器的 MaPMT 模拟信号将输入到基于 SRAM 的商用级现场可编程门阵列 (FPGA) 中。后者具有反熔丝 FPGA 技术作为备用解决方案。由于这些类型的 FPGA 容易受到辐射引起的故障影响，因此在将这些设备用于目标应用之前，必须在等效辐射环境中测试这些设备。因此，组织了一场激烈的活动，以便在辐射环境中使用不同粒子种类的光束测试和鉴定这些设备：混合场（高中子和强子通量）、质子、离子和 X 射线。在辐射环境中使用时，FPGA 可能会以各种方式发生故障。一些故障是纯软件故障，要么在配置内存中，要么在用户设计电路中，它们表现为位翻转，可能会影响设备的整体功能。纯硬件故障更难缓解，它们表现为 FPGA 中的高电流状态，有时通过电离辐射增加电流消耗。为每个测试的 FPGA 设计了专用的实验装置，以确保正确测试并充分评估辐射响应。为了帮助降低错误率，采用了几种缓解技术并测量了它们的效率。本论文详尽介绍了辐射测试的整个准备过程、结果以及将结果外推到 LHCb-RICH 案例。
研究 CFD 量子电路模拟的硬件加速
在众多量子计算模型中，量子电路模型是与当前量子硬件交互的最著名和最常用的模型。量子计算机的实际应用是一个非常活跃的研究领域。尽管取得了进展，但对物理量子计算机的访问仍然相对有限。此外，现有机器容易受到量子退相干导致的随机误差的影响，并且量子比特数、连接性和内置纠错能力也有限。因此，在经典硬件上进行模拟对于量子算法研究人员在模拟错误环境中测试和验证新算法至关重要。计算系统变得越来越异构，使用各种硬件加速器来加速计算任务。现场可编程门阵列 (FPGA) 就是这样一种加速器，它是可重构电路，可以使用标准化的高级编程模型（如 OpenCL 和 SYCL）进行编程。 FPGA 允许创建专门的高度并行电路，能够模拟量子门的量子并行性，特别是对于可以同时执行许多不同计算或作为深度管道的一部分执行的量子算法类。它们还受益于非常高的内部内存带宽。本文重点分析了应用于计算流体动力学的量子算法。在这项工作中，我们介绍了基于模型格子的流体动力学公式的新型量子电路实现，特别是使用量子计算基础编码的 D1Q3 模型，以及使用 FPGA 对电路进行高效模拟。这项工作朝着格子玻尔兹曼方法 (LBM) 的量子电路公式迈出了一步。对于在 D1Q3 晶格模型中实现非线性平衡分布函数的量子电路，展示了如何引入电路变换，以促进在 FPGA 上高效模拟电路，并利用其细粒度并行性。我们表明，这些转换使我们能够在 FPGA 上利用更多的并行性并改善内存局部性。初步结果表明，对于此类电路，引入的变换可以缩短电路执行时间。我们表明，与 CPU 模拟相比，简化电路的 FPGA 模拟可使每瓦性能提高 3 倍以上。我们还展示了在 GPU 上评估相同内核的结果。
NASA 电子零件和包装 (NEPP) 计划
缩写 定义 缩写 定义 AF 空军 NASA 美国国家航空航天局 BGA 球栅阵列 NEPAG NASA 电子零件保证组 BN 贝叶斯网络 NEPP NASA 电子零件和包装（程序） BoK 知识体系 NESC NASA 工程和安全中心 CMOS 互补金属氧化物半导体 NODIS NASA 在线指令信息系统 COTS 商用现货 NPR NASA 程序要求 CPU 中央处理单元 NRO 国家侦察办公室 DDR 双倍数据速率 NSREC 核与空间辐射效应会议 DLA 国防后勤局 OCE 总工程师办公室 DMEA 国防微电子活动 OGA 其他政府机构 DoD 国防部 PIC 光子集成电路 DoE 能源部 POC 联系点 EEE 电气、电子和机电 PoF 故障物理学 ETW 电子技术研讨会 RF 射频 FPGA 现场可编程门阵列 RH 抗辐射 GaN 氮化镓 RHA 抗辐射保证 GIDEP 政府工业数据交换计划 SAPP 空间资产保护计划 GPU 图形处理单元 SDRAM 同步动态随机存取存储器 GRC 格伦研究中心 SEE 单事件效应 GSFC 戈达德太空飞行中心 SiC 碳化硅 GSN 目标结构化符号 SMA 安全与任务保障 HQ 总部 SMC 空间与导弹系统中心 IC 集成电路 SOA 安全操作区 IEEE 电气和电子工程师协会 SoC 片上系统 JPL 喷气推进实验室 SRAM 静态随机存取存储器 JSC 约翰逊航天中心 SSAI 科学系统与应用公司 LaRC 兰利研究中心 STMD 空间技术任务理事会 LGA 陆地栅格阵列 STT 自旋转移力矩 MAPLD 军用和航空航天可编程逻辑器件（研讨会） SysML 系统建模语言 MBMA 基于模型的任务保障 TID 总电离剂量 MRAM 磁性随机存取存储器 TSV 硅通孔 MSFC 马歇尔太空飞行中心
MILSPEC 培训
缩写 定义 缩写 定义 AF 空军 NASA 美国国家航空航天局 BGA 球栅阵列 NEPAG NASA 电子零件保证组 BN 贝叶斯网络 NEPP NASA 电子零件和包装（程序） BoK 知识体系 NESC NASA 工程和安全中心 CMOS 互补金属氧化物半导体 NODIS NASA 在线指令信息系统 COTS 商用现货 NPR NASA 程序要求 CPU 中央处理单元 NRO 国家侦察办公室 DDR 双倍数据速率 NSREC 核与空间辐射效应会议 DLA 国防后勤局 OCE 总工程师办公室 DMEA 国防微电子活动 OGA 其他政府机构 DoD 国防部 PIC 光子集成电路 DoE 能源部 POC 联系点 EEE 电气、电子和机电 PoF 故障物理学 ETW 电子技术研讨会 RF 射频 FPGA 现场可编程门阵列 RH 抗辐射 GaN 氮化镓 RHA 抗辐射保证 GIDEP 政府工业数据交换计划 SAPP 空间资产保护计划 GPU 图形处理单元 SDRAM 同步动态随机存取存储器 GRC 格伦研究中心 SEE 单事件效应 GSFC 戈达德太空飞行中心 SiC 碳化硅 GSN 目标结构化符号 SMA 安全与任务保障 HQ 总部 SMC 空间与导弹系统中心 IC 集成电路 SOA 安全操作区 IEEE 电气和电子工程师协会 SoC 片上系统 JPL 喷气推进实验室 SRAM 静态随机存取存储器 JSC 约翰逊航天中心 SSAI 科学系统与应用公司 LaRC 兰利研究中心 STMD 空间技术任务理事会 LGA 陆地栅格阵列 STT 自旋转移力矩 MAPLD 军用和航空航天可编程逻辑器件（研讨会） SysML 系统建模语言 MBMA 基于模型的任务保障 TID 总电离剂量 MRAM 磁性随机存取存储器 TSV 硅通孔 MSFC 马歇尔太空飞行中心