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World File Search System电迁移
晶圆级测试对先进 CMOS 互连可靠性评估中电迁移磨损报告的有效性
在本研究中，通过标准晶圆级 (WL) 和 PL (PL) 测试评估电迁移 (EM) 铜线的可靠性。由于这些测试的速度非常快，因此与所有可靠性研究一样，主要问题之一是报告在使用条件下发生的故障现象的有效性。众所周知，WL 已被广泛用于在高应力条件下对大批量进行快速 EM 工艺监控。另一方面，在工艺鉴定方案中使用应力条件较低的 PL 测试。我们将本研究的后续内容作为参考，通过各种工艺评估 WL 测试结果。因此，本文讨论了 WL 与 PL 相比，在有效报告不同 Cu 线工艺修改的可靠性性能变化方面的能力。从寿命变化和标准偏差演变方面比较了 WL 可靠性和 PL 可靠性的结果。仅发现有限的相关性，这表明两种方法的故障机制并不相同。此外，本研究的结果强调了定义与大容量监控兼容的新的可靠的电磁测试结构和方法的必要性。
避免 IC 互连中因迁移而导致的故障
摘要 — 迁移引起的金属互连性能下降日益威胁着集成电路的可靠性。迁移导致的故障风险不仅在每个新技术节点中都在上升，而且还制约着互连结构的小型化。除了直流线路（例如供电网络）、信号和时钟线路也日益因迁移而性能下降。本文总结了我们目前在避免迁移引起的集成电路故障方面的知识。在介绍和讨论迁移机制之后，我们将重点关注日益增长的电迁移敏感性和热迁移日益增加的影响。展望未来，我们将回顾将迁移约束和缓解措施纳入布局综合的新型 IC 设计策略。索引术语 — 电迁移、应力迁移、热迁移、可靠性、物理设计、迁移稳健性
使用创新多物理场建模进行电迁移风险评估和电路优化 蔡重阳 1，杨志 2，李远 3，Padam Jai
摘要 随着晶体管越来越小、越来越密集，电子的物理流动可能会因电迁移 (EM) 在互连处形成空隙和裂缝，从而随着时间的推移抑制器件的性能。不符合 EM 规范的电路设计可能会导致灾难性故障和 SI/PI 性能下降。缓解 EM 的一种方法是在铜线层之间使用多个通孔来减少电流拥挤效应。然而，通孔的数量可能会影响关键接头内的电流密度和电流再分布。当前的研究主要集中在基于经验 Black 方程预测 EM 故障时间 (TTF)。然而，这种方法可能无法提供足够的关于空隙形成和裂纹扩展的见解，并反映可能影响 TTF 的电流再分布。在本研究中，我们比较了具有不同结构设计的球栅阵列 (BGA) 测试载体的 EM 寿命，并开发了一种基于多物理场迁移考虑焊点中原子扩散的方法，以研究通孔对电流再分布的影响。此外，还模拟了裂纹扩展以了解失效机制。在 150C 下对无通孔和有 8 个通孔的 BGA 走线施加 5A、7A 和 9A 电流以比较电磁性能。此外，每个测试结构都采用两种不同的表面处理：A 和 B。根据实验结果，执行基于原子通量发散 (AFD) 的有限元分析 (FEA) 模拟以与实验结果进行比较。发现与菊花链走线相比，8 个通孔可以显著降低电流拥挤效应。研究表明，8 个和 4 个通孔的电磁阻力优于无通孔走线，并有助于预测不同结构的电磁寿命，为设计优化提供指导。 关键词 电迁移、可靠性、多物理场、有限元分析、电路优化
纸张标题（使用样式
虽然电迁移的质量运输是由电子风力诱导的，但它并不是工作中唯一的驱动力。Blech从1976年完成的一系列作品表明，除了电迁移外，还在相反方向上进行了应力移民[6-8]，并且这种驱动力是由机械静水压力的梯度引起的。Kirchheim等。 [9,10]考虑到空缺产生和歼灭，进一步得出了空置运输和压力发展的方程。 和，Korhonen [11]所做的工作提出了一个模型，将应力演化与空位传输融为一体，后来在汤普森组开发的电气移动模拟软件MIT/EMSIM [12]中使用。 但是，对于Kirchheim和Korhonen的模型，电气移民分析中的自扩散（浓度梯度）被忽略，并且使用过度简化的假设来获得压力和空位浓度的耦合关系。Kirchheim等。[9,10]考虑到空缺产生和歼灭，进一步得出了空置运输和压力发展的方程。和，Korhonen [11]所做的工作提出了一个模型，将应力演化与空位传输融为一体，后来在汤普森组开发的电气移动模拟软件MIT/EMSIM [12]中使用。但是，对于Kirchheim和Korhonen的模型，电气移民分析中的自扩散（浓度梯度）被忽略，并且使用过度简化的假设来获得压力和空位浓度的耦合关系。
SO1 NMOSFET 自热的测量和建模
摘要-测量并建模了 SO1 nMOSFET 中的自热现象。在静态工作条件下，SO1 器件的温升超过 100 K。测量的温升与分析模型的预测非常吻合，并且是硅厚度、埋层氧化物厚度和通道金属接触分离的函数。在动态电路条件下，通道温度远低于根据静态功率耗散预测的温度。这项工作为从静态器件特性数据（温度变化很大）中提取动态操作（在恒定温度下）的器件建模参数奠定了基础。自热不会大大降低 SO1 电路的电迁移可靠性，但可能会影响 SO1 器件的设计，例如，对于特定应用和缩放几何形状，需要更薄的埋层氧化物层。
以下页面提供了已通知的中心领域的教学大纲。
后端 VLSI 设计流程知识 - 库、平面规划、布局、布线、验证、测试。规格和原理图单元设计、Spice 模拟、电路元件、交流和直流分析、传输特性、瞬态响应、电流和电压噪声分析、设计规则、微米规则、设计的 Lambda 规则和设计规则检查、电路元件的制造方法、不同单元的布局设计、电路提取、电气规则检查、布局与原理图 (LVS)、布局后模拟和寄生提取、不同的设计问题（如天线效应、电迁移效应、体效应、电感和电容串扰和漏极穿通等）、设计格式、时序分析、反向注释和布局后模拟、DFT 指南、测试模式和内置自测试 (BIST)、ASIC 设计实施。
微电子可靠性
3D 技术中不同功能层之间的垂直电互连通常采用硅通孔 (TSV) 实现 [1]。根据应用，这些 TSV 的长度范围从 100 μm 到几 μm。直径通常也相应地缩小。这些 TSV 对于 3D 技术来说是必不可少的，可确保更短的电互连，从而实现更高的器件密度和信号速度。但它们也容易出现故障。 TSV 中存在多种潜在故障原因和影响 [2]，例如空洞（电迁移或加工引起）、分层、未对准、与金属连接不良、TSV 之间连接短路或开路、衬里击穿、应力引起的影响等。在本文中，我们讨论了两种已知故障分析技术——磁场成像 (MFI) 和光诱导电容改变 (LICA) 的替代用途，以检测与衬里击穿 (BD) 引起的泄漏和连接 TSV 的金属开路相关的 TSV 故障。
热迁移导致的 Cu 互连中空洞的形成
随着后段制程 (BEOL) 互连尺寸的不断减小，RC 延迟已成为导致整体性能下降的主要原因 [1-2]。为了降低互连的电阻率和电容，人们采用了各种策略，例如优化制造工艺 [3-4]、修改导线的几何形状 [2] 以及利用低 k 电介质等新材料 [5-6]。然而，这些修改虽然可以通过芯片缩小尺寸来提高性能，但往往会以牺牲可靠性为代价 [7-9]。因此，对互连可靠性的广泛研究提供了有价值的评估和建议，以便在较长的使用寿命内保持性能。考虑到金属可靠性，由电子风驱动的电迁移 (EM) [10-11] 和由应力梯度驱动的应力诱导空洞 (SIV) [12] 研究了扩散主导的故障机制。对于电介质，由于金属间距最小化和介电性能较弱而产生的高电场使时间相关电介质击穿 (TDDB) 在最近的研究中也很重要 [13]。
电气移动的等效电路
电气移民仍然是集成电路设计的主要关注点。通过在应用电流的影响下跟踪金属线的应力来评估对电迁移的敏感性，这对于大型芯片而言可能在计算上昂贵。在过去的几年中，已经开发了且备受瞩目的大型互连网络中应力的有效方法，部分原因是它以标准线性时间传播动态系统的形式为应力动态提供了模型。在此模型的背景下，我们将证明金属线中应力和通量的动态行为与某些RC电路中电压和电流的动态行为完全相同，这些电压和电流可以很容易地为金属线构造。因此，可以通过简单地模拟Corre Sponding等效的RC电路来完成对任何金属互连结构的电气迁移评估。这为快速电路模拟的知名技术以及对RC电路的宏模型和分析的方法打开了大门，以提高大型电路中电气评估的实用方法和实用方法的能力。