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AISYN：基于人工智能驱动的强化学习逻辑合成框架
摘要 — 逻辑综合是数字芯片设计和实现中最重要的步骤之一，对最终结果质量 (QoR) 有很大影响。对于由有向无环图 (DAG) 建模的最通用输入电路，许多逻辑综合问题（例如延迟或面积最小化）都是 NP 完全的，因此没有最佳解决方案。这就是为什么许多经典逻辑优化函数倾向于遵循贪婪方法，这些方法很容易陷入局部最小值，无法最大限度地提高 QoR。我们相信人工智能 (AI) 和更具体地说强化学习 (RL) 算法可以帮助解决这个问题。这是因为 AI 和 RL 可以通过退出局部最小值来帮助进一步最小化 QoR。我们在开源和工业基准电路上进行的实验表明，通过使逻辑综合优化功能由 AI 驱动，可以显著改善面积、延迟和功率等重要指标。例如，与没有 AI 意识的传统重写算法相比，我们基于 RL 的重写算法可以将综合后的总单元面积提高高达 69.3%。
LiveHD：高效的现场硬件开发流程
摘要 — 即使是很小的更改，硬件设计的综合和仿真也可能需要数小时才能获得结果。相比之下，软件开发采用实时编程来提高生产力。本文提出了 LiveHD，这是一个用于硬件综合和仿真的开源增量框架，可在几秒钟内提供反馈。介绍了增量设计自动化的三个原则。LiveHD 使用统一的 VLSI 数据模型 LGraph 来支持综合和仿真的增量原则的实现。LiveHD 还采用树状高级中间表示来接口现代硬件描述语言。我们展示了与商业和开源工具进行比较的早期结果。对于大多数经过测试的更改，LiveHD 可以在 30 秒内提供综合、布局和布线的反馈，对 QoR 的影响可以忽略不计。对于增量模拟，LiveHD 能够在 2 秒内为 256 RISC-V 核心设计完成任何模拟周期。
e-syn：通过技术意识到的逻辑综合成本功能重写
逻辑合成在数字设计流中起着至关重要的作用。它对电路实现的最终结果质量（QOR）具有决定性的影响。但是，现有的多级逻辑优化算法通常采用一系列局部优化步骤采用贪婪的方法。每个步骤将电路分为小块（例如，可行的切割），并分别对单个零件进行增量更改。这些本地优化步骤可能会限制勘探空间，并可能错过重大改进的机会。为了解决限制，本文提出了在逻辑合成中使用电子图像。新的工作流（名为e-Syn）利用良好的电子支柱基础架构有效地执行逻辑重写。它探讨了一套等效的布尔表示，同时允许技术意识到的成本功能更好地支持面向延迟和面积的逻辑合成。在广泛的基准设计上进行的实验表明，与常用的基于AIG的逻辑合成流相比，我们提出的逻辑选择方法达到了更广泛的设计空间。它可以在平均年龄15.29％的延迟延迟延迟延迟延迟，以节省面积为导向的合成的6.42％面积。
PTPT：通过多目标贝叶斯优化进行物理设计工具参数调整
摘要 — 在先进的集成电路设计中，与电子设计自动化 (EDA) 工具相关的物理设计流程起着至关重要的作用。大多数情况下，输入物理设计工具的参数主要是基于专家的领域知识手动挑选的。然而，由于技术节点的不断缩小以及参数组合所跨越的设计空间的复杂性，甚至再加上耗时的仿真过程，这种对物理设计工具参数配置的手动探索变得极其费力。在设计流程参数调整领域存在一些工作。然而，非常有限的现有技术探索了多个感兴趣的结果质量 (QoR) 指标（例如延迟、功率和面积）之间的复杂相关性并同时明确优化这些目标。为了克服这些弱点并寻求物理设计工具的有效参数设置，在本文中，我们提出了一个多目标贝叶斯优化 (BO) 框架，以多任务高斯模型作为替代模型。采用基于信息增益的获取函数依次选择工具模拟候选对象，以有效逼近帕累托最优参数配置。在 7 纳米技术节点下的三个工业基准上的实验结果证明了所提出的框架相对于前沿作品的优越性。
PTPT：通过多物理设计工具参数调整...
摘要 — 在先进的集成电路设计中，与电子设计自动化 (EDA) 工具相关的物理设计流程起着至关重要的作用。大多数情况下，输入物理设计工具的参数主要是基于专家的领域知识手动挑选的。然而，由于技术节点的不断缩小以及参数组合所跨越的设计空间的复杂性，甚至再加上耗时的仿真过程，这种对物理设计工具参数配置的手动探索变得极其费力。在设计流程参数调整领域存在一些工作。然而，非常有限的现有技术探索了多个感兴趣的结果质量 (QoR) 指标（例如延迟、功率和面积）之间的复杂相关性并同时明确优化这些目标。为了克服这些弱点并寻求物理设计工具的有效参数设置，在本文中，我们提出了一个多目标贝叶斯优化 (BO) 框架，以多任务高斯模型作为替代模型。采用基于信息增益的获取函数依次选择工具模拟候选对象，以有效逼近帕累托最优参数配置。在 7 纳米技术节点下的三个工业基准上的实验结果证明了所提出的框架相对于前沿作品的优越性。