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CMOS和用于神经形态计算的回忆硬件
这是被接受出版的作者手稿，并且已经进行了完整的同行评审，但尚未通过复制，排版，分页和校对过程，这可能会导致此版本和记录版本之间的差异。请引用本文为doi：10.1002/aisy.201900189。本文受版权保护。保留所有权利
使真正的忆阻内存处理更快且......
摘要 — 忆阻技术是替代传统内存技术的有吸引力的候选技术，并且还可以使用一种称为“状态逻辑”的技术来执行逻辑和算术运算。将数据存储和计算结合在内存阵列中可以实现一种新颖的非冯·诺依曼架构，其中两种操作都在忆阻内存处理单元 (mMPU) 中执行。mMPU 依赖于在不改变基本内存阵列结构的情况下向忆阻内存单元添加计算能力。使用 mMPU 可以缓解冯·诺依曼机器对性能和能耗的主要限制，即 CPU 和内存之间的数据传输。这里讨论了 mMPU 的各个方面，包括其架构和对计算系统和软件的影响，以及检查微架构方面。我们展示了如何改进 mMPU 以加速不同的应用程序，以及如何在 mMPU 操作中改进忆阻器的可靠性差的问题。
用于神经形态计算的忆阻和 CMOS 器件
摘要：神经形态计算已成为克服传统数字处理器冯诺依曼架构局限性的最有前途的范例之一。神经形态计算的目的是忠实地再现人脑中的计算过程，从而与其出色的能效和紧凑性相媲美。然而，要实现这一目标，必须面对一些重大挑战。由于大脑通过超低功耗的高密度神经网络处理信息，因此必须开发结合高可扩展性、低功耗操作和先进计算功能的新型设备概念。本文概述了神经形态计算中最有前途的设备概念，包括互补金属氧化物半导体 (CMOS) 和忆阻技术。首先，将讨论基于 CMOS 的浮栅存储器在人工神经网络中的物理和操作。然后，将回顾和讨论几种忆阻概念在深度神经网络和脉冲神经网络架构中的应用。最后，将讨论神经形态计算的主要技术挑战和前景。
基于La2nio4+δ的模拟熟悉设备为...
神经形态计算最近已成为传统的von Neumann计算机范式的潜在替代方法，该范式由于其建筑瓶颈而固有地受到限制。因此，需要新的人工组件和用于脑启发的计算硬件实现的架构。双极模拟熟悉设备，其电阻（或电导）可以连续调节（作为突触重量），是人工突触应用的潜在候选者。在这项工作中，混合离子电子导电氧化物（La 2 NiO 4+δ，L2NO4）与TIN和PT电极结合使用。TIN/L2NO4/PT设备显示双极电阻开关，以及用于集合和复位过程的逐渐过渡。电阻（电导）可以通过脉冲幅度和持续时间逐渐调节，显示出良好的数据保留特征。通过实验测量电阻变化和总应用脉冲持续时间之间的线性关系。此外，突触抑郁和增强特征是生物共生的重要功能之一，是为这些设备人为复制的，然后在尖峰神经网络环境中进行了建模并成功测试。这些结果表明使用TIN/L2NO4/PT回忆设备作为神经形态计算中的长期人造突触的适用性。
在回忆阵列上进行神经形态序列学习的演示
这些问题并能够用脑般的表现使序列学习是具有脑启发的学习算法的神经形态硬件。分层时间内存（HTM）是受新皮层工作原理启发的al-gorithm，能够学习和预测元素的连续序列。在先前的研究中，我们表明，在HTM模型的时间内存储算法的生物学上可用版本中，可以将备忘录的设备（一种用于节能的神经形态硬件考虑）被认为是为了节能的神经形态硬件。随后，我们对模拟信号的回忆硬件体系结构进行了模拟研究，该研究可以介绍时间学习算法。我们称之为memspikingtm的架构是基于一个磁带横梁阵列和实现神经元的控制电路和
用于存储和神经形态计算的自供电忆阻系统
一种能够模仿人脑同时处理多种类型数据能力的神经形态计算芯片可以从根本上革新和改进备受诟病的冯诺依曼计算机架构。忆阻器是构建神经形态智能系统的最佳硬件单元之一，因为它们在固有低电压下工作、使用多位存储并且制造成本低廉。然而，作为一种无源器件，忆阻器单元需要外部能量才能运行，导致功耗高且电路结构复杂。最近，一种新兴的自供电忆阻系统有望完美解决上述问题，该系统主要由忆阻器和电动纳米发电机组成。它因无电运行的优势而引起了人们的极大兴趣。在这篇综述中，我们系统地描述了从存储到神经形态计算的自供电忆阻系统。这篇综述还证明了自供电忆阻系统在人工智能中的应用前景。
流水线式忆阻神经网络模数转换器
摘要——随着高速、高精度、低功耗混合信号系统的出现，对精确、快速、节能的模数转换器 (ADC) 和数模转换器 (DAC) 的需求日益增长。不幸的是，随着 CMOS 技术的缩小，现代 ADC 在速度、功率和精度之间进行权衡。最近，已经提出了四位 ADC/DAC 的忆阻神经形态架构。可以使用机器学习算法实时训练此类转换器，以突破速度-功率-精度权衡，同时优化不同应用的转换性能。然而，将此类架构扩展到四位以上具有挑战性。本文提出了一种基于四位转换器流水线的可扩展模块化神经网络 ADC 架构，保留了其在应用重新配置、失配自校准、噪声容忍和功率优化方面的固有优势，同时以延迟为代价接近更高的分辨率和吞吐量。 SPICE 评估表明，8 位流水线 ADC 可实现 0.18 LSB INL、0.20 LSB DNL、7.6 ENOB 和 0.97 fJ/conv FOM。这项工作朝着实现大规模神经形态数据转换器迈出了重要一步。
新兴的忆阻人工神经元和突触装置......
自从 20 世纪中叶麦卡洛克-皮茨神经元 1 和感知器 2 模型诞生以来，人工智能 (AI) 或人工神经网络 (ANN) 在很大程度上仍然是一个计算机科学术语。由于计算能力不足，本世纪后期的进展受到阻碍。1980-2000 年期间的集成电路制造无法在单个处理器和内存芯片上高密度集成晶体管。因此，在深度神经网络 (DNN) 或深度卷积神经网络 (DCNN) 3 上运行模拟并存储指数级累积的数据在时间和能源成本方面是不切实际的，尽管当时 ANN 模型已经相对完善 4-10 。随着芯片密度的提升以及对摩尔定律的追求带来的图形处理单元 (GPU) 等多核处理器的出现，再加上更高效的 ANN 算法 3,11,12，计算能力瓶颈在本世纪初得到成功解决。2012 年，具有十亿个连接的 DNN 被证明能够识别猫和人体等高度概念化的物体 13。同年，DNN 被证明在图像分类准确率方面与人类不相上下（基于 MNIST 数据库），甚至在交通标志识别方面也超越了人类 14。脉冲神经网络 (SNN) 由 Maass 于 1995 年提出 15,16，它采用脉冲
基于忆阻片上系统的超维计算硬件-算法协同设计
超维计算 (HDC) 采用并行计算范式和高效学习算法，非常适合资源受限的人工智能 (AI) 应用，例如边缘设备。基于忆阻设备的内存计算 (IMC) 系统通过提供节能硬件解决方案对此进行了补充。为了充分利用忆阻 IMC 硬件和 HDC 算法的优势，我们提出了一种硬件算法协同设计方法，用于在忆阻片上系统 (SoC) 上实现 HDC。在硬件方面，我们利用忆阻交叉开关阵列固有的随机性进行编码，并采用模拟 IMC 进行分类。在算法层面，我们开发了硬件感知编码技术，将数据特征映射到超维向量中，从而优化了忆阻 SoC 内的分类过程。硬件实验结果表明语言分类任务的准确率为 90.71%，凸显了我们的方法在边缘设备上实现节能 AI 部署的潜力。
通过图论构建忆阻纳米线网络连接组
神经网络的硬件实现是利用神经形态数据处理优势和利用与此类结构相关的固有并行性的里程碑。在这种情况下，具有模拟功能的忆阻设备被称为人工神经网络硬件实现的有前途的构建块。作为传统交叉架构的替代方案，在传统交叉架构中，忆阻设备以自上而下的方式以网格状方式组织，神经形态数据处理和计算能力已在根据生物神经网络中发现的自组织相似性原理实现的网络中得到探索。在这里，我们在图论的理论框架内探索自组织忆阻纳米线 (NW) 网络的结构和功能连接。虽然图度量揭示了图论方法与几何考虑之间的联系，但结果表明，网络结构与其传输信息能力之间的相互作用与与渗透理论一致的相变过程有关。此外，还引入了忆阻距离的概念来研究激活模式和以忆阻图表示的网络信息流的动态演变。与实验结果一致，新出现的短期动力学揭示了具有增强传输特性的自选择通路的形成，这些通路连接受刺激区域并调节信息流的流通。网络处理时空输入信号的能力可用于在忆阻图中实现非常规计算范式，这些范式充分利用了生物系统中结构和功能之间的固有关系。© 2022 作者。由 Elsevier Ltd. 出版。这是一篇根据 CC BY 许可开放获取的文章（http://creativecommons.org/licenses/by/4.0/）。