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铁电/非铁电材料界面的电荷捕获效应...
我们研究了限制具有金属/铁电/夹层/Si (MFIS) 栅极堆栈结构的 n 型铁电场效应晶体管 (FeFET) 耐久性的电荷捕获现象。为了探索电荷捕获效应导致耐久性失效的物理机制，我们首先建立一个模型来模拟 n 型 Si FeFET 中的电子捕获行为。该模型基于量子力学电子隧穿理论。然后，我们使用脉冲 I d - V g 方法来测量 FeFET 上升沿和下降沿之间的阈值电压偏移。我们的模型很好地符合实验数据。通过将模型与实验数据拟合，我们得到以下结论。（i）在正工作脉冲期间，Si 衬底中的电子主要通过非弹性陷阱辅助隧穿被捕获在 FeFET 栅极堆栈的铁电 (FE) 层和夹层 (IL) 之间的界面处。 (ii) 基于我们的模型，我们可以得到在正操作脉冲期间被捕获到栅极堆栈中的电子数量。 (iii) 该模型可用于评估陷阱参数，这将有助于我们进一步了解 FeFET 的疲劳机制。
TMP121、TMP123：带 SPIŽ 接口的 1.5°C 精度数字温度传感器（R ev. B）
当 CS 为高电平时，TMP121 和 TMP123 会持续将温度转换为数字数据。CS 必须保持高电平至少一个转换时间（最大 320ms）才能更新温度数据。通过将 CS 拉低来启动从 TMP121 和 TMP123 读取温度数据，这将导致任何正在进行的转换终止，并使设备进入模拟关断状态。在模拟关断期间，静态电流降低至 1 µA。一旦 CS 被拉低，在 CS 下降之前来自上次完成的转换的温度数据将被锁存到移位寄存器中，并在 SCK 下降沿的 SO 上输出。16 位数据字首先输出符号位，然后是 MSB。在升高 CS 之前可以读取 16 位字的任何部分。TMP121 和 TMP123 通常需要 0.25 秒才能完成一次转换，在此期间消耗 50 µ A 电流。如果 CS 保持高电平的时间超过一个转换时间周期，则 TMP121 和 TMP123 将进入空闲模式 0.25 秒，仅需要 20 µ A 电流。每 0.5 秒开始一次新转换。图 2 描述了 TMP121 和 TMP123 的转换时序。
TMP121、TMP123：具有 SPIŽ 接口的 1.5°C 精度数字温度传感器 (R ev. B)
当 CS 为高电平时，TMP121 和 TMP123 会持续将温度转换为数字数据。CS 必须保持高电平至少一个转换时间（最大 320ms）才能更新温度数据。从 TMP121 和 TMP123 读取温度数据时，需要将 CS 拉低，这将导致任何正在进行的转换终止，并使器件进入模拟关断状态。在模拟关断期间，静态电流降至 1µA。一旦 CS 被拉低，在 CS 下降之前最后一次完成的转换的温度数据将被锁存到移位寄存器中，并在 SCK 下降沿的 SO 上输出。16 位数据字首先输出符号位，然后是 MSB。在提高 CS 之前可以读取 16 位字的任何部分。TMP121 和 TMP123 通常需要 0.25 秒才能完成转换，在此期间消耗 50µA 电流。如果 CS 保持高电平的时间超过一个转换时间周期，则 TMP121 和 TMP123 将进入空闲模式 0.25 秒，仅需 20 µA 电流。每 0.5 秒开始一次新转换。图 2 描述了 TMP121 和 TMP123 的转换时序。
TMP121、TMP123：具有 SPIŽ 接口的 1.5°C 精度数字温度传感器 (R ev. B)
当 CS 为高电平时，TMP121 和 TMP123 会持续将温度转换为数字数据。CS 必须保持高电平至少一个转换时间（最大 320ms）才能更新温度数据。从 TMP121 和 TMP123 读取温度数据时，需要将 CS 拉低，这将导致任何正在进行的转换终止，并使器件进入模拟关断状态。在模拟关断期间，静态电流降至 1µA。一旦 CS 被拉低，在 CS 下降之前最后一次完成的转换的温度数据将被锁存到移位寄存器中，并在 SCK 下降沿的 SO 上输出。16 位数据字首先输出符号位，然后是 MSB。在提高 CS 之前可以读取 16 位字的任何部分。TMP121 和 TMP123 通常需要 0.25 秒才能完成转换，在此期间消耗 50µA 电流。如果 CS 保持高电平的时间超过一个转换时间周期，则 TMP121 和 TMP123 将进入空闲模式 0.25 秒，仅需 20 µA 电流。每 0.5 秒开始一次新转换。图 2 描述了 TMP121 和 TMP123 的转换时序。
航天级高性能串行持久性 SRAM 存储器
SRAM 闪存 EEPROM MRAM 非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟损失的应用程序。它提供低延迟、低功耗、无限耐久性和可扩展的非易失性存储器技术。ASx016A04 具有串行外设接口 (SPI)。SPI 是一种同步接口，它使用单独的数据和时钟线路来帮助保持主机和从机的完美同步。时钟告诉接收器何时对数据线上的位进行采样。这可以是时钟信号的上升沿（从低到高）或下降沿（从高到低）或两个沿；有关更多详细信息，请参阅本数据表中的指令序列。当接收器检测到正确的边沿时，它可以锁存数据。 ASx016A04 采用小尺寸 8 焊盘 WSON 和 8 引脚 SOIC 封装。这些封装与类似的低功耗易失性和非易失性产品兼容。ASx016A04 已在 -40°C 至 125°C 的工作温度范围内进行了测试，并在 125°C 下进行了 48 小时老化测试。
HI5662 数据表 | 瑞萨电子
HI5662 是一款双 8 位全差分采样流水线 A/D 转换器，具有数字纠错逻辑。图 14 描述了前端差分输入差分输出采样保持 (S/H) 放大器的电路。开关由内部采样时钟控制，该时钟是来自主采样时钟的非重叠两相信号 1 和 2 。在采样阶段 1 ，输入信号施加到采样电容器 C S 。同时，保持电容器 C H 放电至模拟地。在 1 的下降沿，输入信号在采样电容器的底板上进行采样。在下一个时钟相位 2 中，采样电容器的两个底板连接在一起，保持电容器切换到运算放大器输出节点。然后电荷在 C S 和 C H 之间重新分配，完成一个采样保持周期。前端采样保持输出是模拟输入的全差分采样数据表示。该电路不仅执行采样保持功能，还将单端输入转换为转换器核心的全差分输出。在采样阶段，I/Q IN 引脚仅看到开关的导通电阻和 C S 。这些组件的相对较小的值导致转换器的典型全功率输入带宽为 250MHz。
规格
1 GND P 电源地 2 AVDD P 电源 3 VCC P 电源 4 R0 I 红色数据输入(LSB) 5 R1 I 红色数据输入 6 R2 I 红色数据输入 7 R3 I 红色数据输入 8 R4 I 红色数据输入 9 R5 I 红色数据输入 10 R6 I 红色数据输入 11 R7 I 红色数据输入(MSB) 12 G0 I 绿色数据输入(LSB) 13 G1 I 绿色数据输入 14 G2 I 绿色数据输入 15 G3 I 绿色数据输入 16 G4 I 绿色数据输入 17 G5 I 绿色数据输入 18 G6 I 绿色数据输入 19 G7 I 绿色数据输入(MSB) 20 B0 I 蓝色数据输入(LSB) 21 B1 I 蓝色数据输入 22 B2 I 蓝色数据输入 23 B3 I 蓝色数据输入 24 B4 I 蓝色数据输入 25 B5 I 蓝色数据输入 26 B6 I 蓝色数据输入 27 B7 I 蓝色数据输入(MSB) 28 DCLK I 时钟输入(下降沿锁存数据) 29 DE I 数据使能 30 HSYNC I 水平同步输入，负极性 31 VSYNC I 垂直同步输入，负极性
ACPL-M43T-500E - Ciiva
注释：1. 百分比电流传输比定义为输出集电极电流 IO 与正向 LED 输入电流 IF 之比乘以 100。2. 器件被视为双端器件：引脚 1 和 3 短接在一起，引脚 4、5 和 6 短接在一起。3. 按照 UL 1577，每个光电耦合器都通过施加 4800 V RMS 的绝缘测试电压 1 秒进行验证测试。4. 逻辑高电平下的公共瞬态抗扰度是共模脉冲 V CM 上升沿上的最大可容忍（正）dV CM /dt，以确保输出将保持在逻辑高状态（即 VO > 2.0 V）。逻辑低电平下的共模瞬变抗扰度是共模脉冲信号 V CM 下降沿可容忍的最大（负）dV CM /dt，以确保输出保持在逻辑低状态（即 VO < 0.8 V）。5. 1.9 k 负载代表 1.6 mA 的 1 TTL 单位负载和 5.6 k 上拉电阻。6. 交流输出电压比其中频值低 3 dB 的频率。7. 建议使用连接引脚 4 和 6 之间的 0.1 μF 旁路电容。8. 对于任何给定设备，脉冲宽度失真 (PWD) 定义为 |t PHL - t PLH |。9. 在相同测试条件下，任何两个部件之间的 t PLH 和 t PHL 之间的差值。
四路串行持久性 SRAM 存储器
SRAM 闪存 EEPROM MRAM 非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟损失的应用程序。它提供低延迟、低功耗、无限耐久性和可扩展的非易失性存储器技术。 ASxxxx208 具有串行外设接口 (SPI)。SPI 是一种同步接口，它使用单独的数据和时钟线路来帮助保持主机和从机的完美同步。时钟告诉接收器何时对数据线上的位进行采样。这可以是时钟信号的上升沿（从低到高）或下降沿（从高到低）或两个沿；有关更多详细信息，请参阅本数据表中的指令序列。当接收器检测到正确的边沿时，它可以锁存数据。 ASxxxx208 用双 CS# 连接两个四通道 SPI 设备，提供 8 位 I/O 数据路径。每个设备都可以使用自己的寄存器组进行配置和独立操作，由单独的 CS# 进行管理。ASxxxx208 采用 96 球 FBGA 封装。该封装具有单独的球，用于 CS1#、CLK1# 和 INT1（双四通道 SPI 设备 1）以及 CS2#、CLK2# 和 INT2（双四通道 SPI 设备 2）。该封装与类似的低功耗易失性和非易失性产品兼容。