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在人工智能时代将缩放到1,000层3D NAND -MEDISEROMER
3D NAND垂直堆栈缩放缩放量主要是在膜沉积和蚀刻方面引起的挑战，这与设备通过功能尺寸减小进行缩放不同。与图案，隔离并连接垂直集成的3D存储器设备，需要难以高纵横比（HAR）蚀刻。通常将孔或沟槽的纵横比定义为深度与孔或沟槽宽度的比率。3D NAND制造中的关键过程包括替代堆栈膜沉积，高纵横比蚀刻和文字线金属化。找到位密度，读写速度，功率，可靠性和成本之间的平衡对于应用至关重要。当我们在结构中添加更多层，并且还有额外的资本支出，随着层的数量增加，增加更多的存储容量变得越来越昂贵。
研究成果报告
从介电常数和绝缘破坏电场强度的观点出发选择Al 2 O 3 、HfO 2 、SiO 2 。使用这些绝缘膜制作MOS结构样品，并评估绝缘膜的介电击穿场强和介电常数。为了进行评估，我们使用了新推出的浸入式手动探测器。在该评价中，HfO 2 膜表现出最高的介电常数和击穿电场强度。通过简单的器件模拟，发现如果该膜具有这种水平的特性，则它可以用作氧化镓MOSFET的栅极绝缘膜。因此，在本研究中，我们决定使用该HfO 2 薄膜进行MOSFET的开发。由于不仅需要从初始特性而且还需要从长期可靠性的角度来选择绝缘膜，因此我们还考虑了具有第二好的特性的Al 2 O 3 膜作为候选材料I。取得了进展。 2020财年，我们改进了栅极绝缘膜的材料选择和成膜条件。具体地，对于作为栅极绝缘膜的候选的Al 2 O 3 ，为了减少作为沟道电阻增大的因素的栅极绝缘膜/氧化镓界面处的电荷，将Al 2 O 3 /镓我们考虑在成膜后通过热处理去除氧化物界面。图3示出了(a)评价中使用的MOS结构的截面图和(b)界面态密度分布。确认了通过在N 2 气氛中在450℃下热处理10分钟，可以形成界面能级为1×10 12 eV -1 cm -2 以下的良好界面。可知当温度进一步上升至550℃、650℃、800℃时，产生10 12 eV -1 cm -2 量级的界面态并劣化。通过本研究，我们获得了构建晶体管基本工艺过程中的热处理温度的基本数据。