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通过冻结-解冻贝叶斯优化技术实现模拟电路产量优化
摘要 —尽管 VLSI 社区关心的是工艺变化下高成品率的设计，但昂贵的计算成本使得传统的模拟电路成品率优化方法在工业应用中效率低下。本文提出了一种基于冻融贝叶斯优化技术的模拟电路高效成品率优化方法。成品率分析被集成到贝叶斯优化的探索过程中。通过指定的高斯过程回归方法，灵活的冻融贝叶斯优化技术被用于自动引导设计空间中的搜索并控制工艺空间中成品率分析的精度。制定并解决了性能优化问题以挖掘先验知识，并进一步加速。实验结果表明，与最新方法相比，所提出的方法可以获得 2.47 × –5.73 × 的加速，而不会损失精度。
通过冻结-解冻贝叶斯优化技术实现模拟电路产量优化
摘要 —尽管 VLSI 社区关心的是工艺变化下高成品率的设计，但昂贵的计算成本使得传统的模拟电路成品率优化方法在工业应用中效率低下。本文提出了一种基于冻融贝叶斯优化技术的模拟电路高效成品率优化方法。成品率分析被集成到贝叶斯优化的探索过程中。通过指定的高斯过程回归方法，灵活的冻融贝叶斯优化技术被用于自动引导设计空间中的搜索并控制工艺空间中成品率分析的精度。制定并解决了性能优化问题以挖掘先验知识，并进一步加速。实验结果表明，与最新方法相比，所提出的方法可以获得 2.47 × –5.73 × 的加速，而不会损失精度。
L2O-ILT：学习优化逆向光刻技术
一、引言 随着技术节点的不断缩小，邻近效应和光学衍射变得不可忽略，严重影响集成电路的成品率。分辨率增强技术（RET）是为了减少光刻过程中的印刷误差而开发的。光学邻近校正（OPC）是广泛使用的RET之一，通过校正掩模版图案形状和插入辅助特征来补偿光刻邻近效应。典型的OPC方法包括基于模型的方法[1]、[2]、[3]和基于逆光刻技术（ILT）的方法[4]、[5]、[6]、[7]、[8]、[9]。对于基于模型的 OPC，首先将掩模中的多边形边缘划分为段，然后在光刻模拟模型的指导下移动这些边缘。基于 ILT 的方法将掩模表示为逐像素函数 [4] 、 [5] 、 [6] 、 [7] 、 [10] 或水平集函数 [8] 、 [9] 、 [11] 、 [12] 。然后，将 OPC 过程建模为逆问题，可以通过优化
L2O-ILT：学习优化逆向光刻技术
I. 引言 随着技术节点的不断缩小，邻近效应和光学衍射变得不可忽略，严重影响集成电路的成品率。分辨率增强技术（RET）被发展用来减少光刻过程中的印刷误差。光学邻近校正（OPC）是广泛使用的RET之一，它通过校正掩模版图案形状和插入辅助特征来补偿光刻邻近效应。典型的OPC方法包括基于模型的方法[1]，[2]，[3]和基于逆光刻技术（ILT）的方法[4]，[5]，[6]，[7]，[8]，[9]。对于基于模型的OPC，首先将掩模版中多边形的边缘分成几段，然后在光刻仿真模型的指导下移动这些边缘。基于 ILT 的方法将掩膜表示为像素函数 [4]、[5]、[6]、[7]、[10] 或水平集函数 [8]、[9]、[11]、[12]。然后，将 OPC 过程建模为逆问题，可以通过优化
通过 ACM 模型实现低功耗 CMOS 差分放大器
摘要 — 统计技术经常用于预测电子系统的性能。工艺变化考虑了制造时材料参数的不确定性，会对模拟集成电路的产量产生不利影响。对由于制造参数变化而导致的模拟电路关键输出参数变化进行统计分析，以预测产量，是模拟芯片制造中必不可少的步骤。在这项工作中，我们使用严格的统计方法来检查典型模拟电路的性能。我们设计了一个 65 nm 技术的两级 CMOS 差分放大器配置，使用 ACM 模型参数来检查工艺变化下的产量。我们采用三种不同的蒙特卡罗模型（均匀、高斯、最坏情况）来检查设计的 CMOS 差分放大器关键性能参数的统计变化。据报道，在典型工艺参数变化 10% 的情况下，关键差分放大器参数、最大增益、增益裕度和相位裕度都会发生变化。在最坏情况分布的情况下，变化最大，而在高斯分布的情况下，变化最小。结果表明，工艺变异对设计的CMOS差分放大器的成品率有显著影响。在高斯分布的情况下，增益裕度（dB）、相位裕度（度）和最大增益（dB）的标准差分别为11、25和24。
采用工业 CMOS 制造的低电荷噪声量子点
硅自旋量子比特是用于大规模量子计算机最有希望的候选者之一，8 这得益于它们出色的相干性以及与CMOS技术的兼容性，可用于升级。先进的工业CMOS工艺流程可实现晶圆级均匀性和高器件成品率，但由于设计和操作条件不同，现成的晶体管工艺无法直接转移到量子比特结构上。因此，为了利用微电子行业的专业知识，我们定制了一条300毫米晶圆生产线，用于硅MOS量子比特集成。通过对MOS栅极堆栈进行精心优化和工程设计，我们报告了在毫开尔文温度下Si/SiOx接口上稳定均匀的量子点操作。我们提取了不同器件和各种操作条件下的电荷噪声，结果显示1 Hz时平均噪声水平低至0.61 μeV/√Hz，在某些器件和操作条件下甚至低于0.1 μeV/√Hz。通过对不同操作和设备参数下的电荷噪声进行统计分析，我们表明噪声源确实可以用两级涨落子模型很好地描述。这种可重现的低噪声水平，加上我们量子点的均匀操作，标志着 CMOS 制造的 MOS 自旋量子比特已成为成熟且高度可扩展的高保真量子比特平台。
基于忆阻器的轻量级、高鲁棒性的混合神经网络
基于忆阻器的神经形态计算在高速、高吞吐量信号处理应用（如脑电图 (EEG) 信号处理）中显示出巨大潜力。尽管如此，单晶体管单电阻 (1T1R) 忆阻器阵列的大小受到器件非理想性的限制，这阻碍了大型复杂网络的硬件实现。在本文中，我们提出了深度可分离卷积和双向门循环单元 (DSC-BiGRU) 网络，这是一种基于 1T1R 阵列的轻量级且高度稳健的混合神经网络，通过混合 DSC 和 BiGRU 块，能够在时间、频率和空间域中有效处理 EEG 信号。在确保网络分类准确性的同时，网络规模减小了，网络稳健性提高了。在模拟中，通过统计分析将测得的 1T1R 阵列的非理想性带入网络中。与传统卷积网络相比，在阵列成品率95%、容错率5%的条件下，网络参数减少了95%，网络分类准确率提高了21%。该工作表明，基于忆阻器阵列的轻量级、高鲁棒网络对于依赖低消耗和高效率的应用具有巨大的前景。
基于芯片的 3D Systems 的光子中介层工艺集成
摘要 — 为了突破电气链路的带宽和延迟限制，高性能计算集成的下一个突破最终将通过光子技术和片上光网络 (ONoC) 实现。这项工作介绍了 ONoC 的整体架构，并报告了在 200 mm Leti 平台上 SOI 晶圆上的 Si 光子中介层的详细集成和制造。已成功实现了在 1310 nm 波长下工作的有源光子电路、12 µm 直径 100 µm 高度的硅通孔 (TSV) 中间工艺、带有 µ 柱的四层金属后端线路 (BEOL) 和加热器上方带有热腔的背面重分布层。横截面的形态表征评估了工艺发展和集成结果。在有源光子末端和 TSV / BEOL 工艺之后，在肋和深肋结构上测量的光传播损耗以及在单偏振光栅耦合器 (SPGC) 结构上的插入损耗均未显示偏差。 TSV 中间电阻经评估低于 22 mΩ，成品率大于 95%。最后，讨论了功能性 ONoC 系统所需的所有单个工艺块，尤其是环形调制器，以及它们成功优化的协同集成。
嵌入式微机械设备方法的表征 MEMS 与 CMOS 单片集成
最近，人们对将微机电系统 (MEMS) 与驱动、控制和信号处理电子设备进行单片集成的制造工艺产生了浓厚的兴趣。这种集成有望提高微机械设备的性能，并降低制造、封装和仪表化这些设备的成本，方法是将微机械设备与电子设备在同一制造和封装过程中结合起来。为了保持模块化并克服 CMOS 优先集成方法的一些制造挑战，我们开发了一种 MEMS 优先工艺。该工艺将微机械设备放置在浅沟槽中，对晶圆进行平面化，并将微机械设备密封在沟槽中。然后，在将设备嵌入沟槽后进行高温退火，然后再进行微电子加工。这种退火可以消除微机械多晶硅的应力，并确保与微电子加工制造相关的后续热处理不会对多晶硅结构的机械性能产生不利影响。然后，这些带有已完成的平面化微机械器件的晶圆被用作传统 CMOS 工艺的起始材料。该工艺的电路成品率已超过 98%。本文介绍了集成技术、该技术的改进以及器件特性的晶圆级参数测量。此外，本文还介绍了使用该技术构建的集成传感器件的性能。
pNeurFill：基于增强型神经网络模型的带周长调整的虚拟填充合成
摘要 —虚拟填充被广泛用于显著改善 VLSI 制造中化学机械抛光 (CMP) 工艺的表面图案平面性。在虚拟填充流程中，虚拟合成是调整 CMP 后轮廓高度的关键步骤。然而，现有的虚拟合成优化方法通常无法平衡填充质量和效率。本文提出了一种基于模型的新型虚拟填充合成框架 NeurFill，该框架集成了多起点-顺序二次规划 (MSP-SQP) 优化求解器。在该框架内，首先将全芯片 CMP 模拟器迁移到神经网络，通过后向传播实现 8134 倍的梯度计算加速。在 CMP 神经网络模型的基础上，我们进一步实现了 NeurFill 的改进版本 (pNeurFill)，以缓解虚拟周长引起的 CMP 后高度变化。在每次虚拟密度优化迭代之后，都会基于给定的候选虚拟图案集进行额外的周长调整，以寻找最佳周长填充量。实验结果表明，提出的 NeurFill 优于现有的基于规则和模型的方法。与 NeurFill 相比，pNeurFill 中的额外周长调整策略可使高度变化平均减少 66.97 Å，质量提高 8.92%。这将为 DFM 提供指导，从而提高 IC 芯片的成品率。