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技术缩放对纳米体 CMOS 技术中硅化物阻挡 PMOSFET 器件 ESD 性能的影响
先进的 CMOS 技术在每一代新产品中都采用传统的尺寸缩放和颠覆性技术创新，以实现预期的性能改进 [1][2]。这在纳米技术中更为重要，因为传统的结深、栅极长度和栅极氧化物厚度缩放正在接近某些物理极限。先进 CMOS 技术的主要工艺突破之一是将大量应力元件引入 NMOSFET 和 PMOSFET（图 1），以提高性能。特别是，PMOSFET 器件受到了更多关注，因为 SiGe 技术随时可用，这种技术易于理解且与基础硅工艺完全兼容。这些工艺元件（如源极/漏极 eSiGe）已成功集成到 45nm [3] 至 32nm [4][5] 及以后的高性能 PMOSFET 中。其他应力元件（如压缩或拉伸应力衬里）对 PMOSFET 或 NMOSFET 都有好处，具体取决于氮化硅衬里的应力极性。尽管有大量文献介绍了传统缩放和不同应力元件如何影响 MOSFET 性能，但人们对它们对在高电流水平下工作的器件的影响知之甚少，例如在 ESD 类脉冲条件下 [6]。据报道，ESD NMOSFET 的故障电流不受拉伸衬里工艺的显著影响 [7]，原因是
C54 钛锗硅化物在硅上的稳定性……
研究了 C54 Ti(Si, -,Ge,,) 薄膜与 Si, -XGe, 衬底接触时的稳定性。C54 Ti(Si, -,Ge,,j) 薄膜由 Ti-Sii-,Ge, 固相金属化反应形成。结果表明，最初形成的 C54 Ti(Si, -,,Ge,,) 的 Ge 指数 y 与 Si, -XGeX 衬底的 Ge 指数 x 大致相同（即 yx）。C54 钛锗硅化物形成后，Si, -XGeX 衬底中的 Si 和 Ge 继续扩散到 C54 层中，大概是通过晶格和晶粒边界扩散。扩散到 C54 晶格中的部分 Si 取代了 C54 晶格上的 Ge，C54 Ti(Si, -,GeJZ 的 Ge 指数降低（即 yx)。这种偏析和沉淀增强了C54钛锗硅化物薄膜的团聚（即较低的团聚温度）。观察到可以使用快速热退火技术来减少退火时间并导致Ge偏析的减少。0 199.S美国物理学会。