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World File Search System锁存器
亚稳态和同步器：教程 - Typeset.io
主锁存器如何进入亚稳态？考虑图 2 左侧的触发器。假设时钟为低，节点 A 为“1”，输入 D 从“0”变为“1”。结果，节点 A 下降，节点 B 上升。当时钟上升时，它会断开节点 A 的输入并关闭 A—B 循环。如果 A 和 B 恰好在其亚稳态水平附近，则它们需要很长时间才能偏离合法数字值，如下所示。事实上，一个定义是，如果触发器的输出变化晚于标称时钟到 Q 传播延迟 (t pCQ )，则触发器一定是亚稳态的。我们可以通过调整时钟和数据的相对时序来模拟这种效果，直到获得所需的结果，如图 3 所示。顺便说一句，触发器的其他时序不当的输入（异步复位、清除，甚至由于时钟门控不良导致的时钟脉冲太短）也可能导致亚稳态。
信件 MSIFF：通过交错主从级布局拓扑实现抗辐射触发器
敏感节点对之间的电荷共享。当入射离子撞击敏感晶体管（例如节点 mn2 中的 PMOS 晶体管）时，一列电子-空穴对会沿入射轨道电离。电离载流子扩散到相邻的晶体管，导致相邻敏感节点之间的电荷收集，如图 3 所示。对于传统的 DICE 触发器，敏感节点对将收集足够的电荷并导致 SEU。对于所提出的 MSIFF，增加的节点间距可有效减少由于复合过程引起的扩散收集。此外，从属锁存器的插入组件也有助于收集额外的载流子 [19]。它将显著降低电离载流子密度并阻止扩散收集过程。因此，敏感节点对不会同时收集足够的电荷，并且所提出的 MSIFF 中不会发生 SEU。
EE 370A 数字电子学 2021-22-I
和稳健性、功率和能量、速度。隔离反相器：不同的反相器实现、MOSFET 作为开关、CMOS 反相器、CMOS 反相器的静态和动态行为、性能指标、设计视角：反相器链分析和缩放影响。组合电路：涉及静态 CMOS 设计、比率逻辑设计、传输晶体管设计和动态逻辑设计的设计指南和权衡。顺序电路设计：静态时序分析 (STA)，双稳态电路：静态和动态锁存器和寄存器、流水线和非双稳态顺序电路。基于阵列的逻辑设计：现场可编程门阵列 (FPGA)。CMOS 存储器设计：存储器层次结构和组织、外围电路、静态随机存取存储器 (SRAM) 设计、动态 RAM (DRAM) 设计。向上移动层次结构：系统级设计、数据路径和寄存器传输操作。硬件描述语言 (HDL) 简介。寄存器传输级 (RTL) 到 GDSII 流程（行业专家讲座）。
基于 FPGA 的脉冲宽度调制
通过控制施加到不同设备的电压，可以控制速度、热量和许多参数。控制电压的方法有很多，其中一种就是脉冲宽度调制技术。使用脉冲宽度调制可以改变占空比。脉冲宽度调制输出可以通过不同的电路获得。这里，脉冲宽度调制块有一个寄存器、计数器、比较器和 RS 锁存器。这些块是使用 QUARTUS-II 综合开发环境中的 VHDL 合成的，并在 Altera FPGA 板上进行仿真和下载。通过改变寄存器值可以改变开启时间，通过计数器值可以改变关闭时间。使用 Modelsim 软件模拟 PWM 波形输出。然后可以通过改变 FPGA 板中的 LED 强度来验证 PWM 波形。在这个项目中，使用 PWM 技术控制直流电机的速度。L293D 电机 d。将来，这种 PWM 技术可用于 MPTT 的阻抗匹配，以从太阳能电池板中提取最大功率。
印度信息技术学院达尔瓦德印度信息技术学院...
电子与通信工程节点和网格分析、叠加、戴维南定理、诺顿定理、线性电路（RL、RC、RLC）的时间和频域分析连续时间信号：傅里叶级数和傅里叶变换、线性时不变系统：属性、因果关系、稳定性、卷积、频率响应二极管电路：削波、钳位、整流器、BJT 和 MOSFET 放大器：偏置、小信号分析、运算放大器电路：放大器、微分器、积分器、有源滤波器、振荡器、数字表示：二进制、整数、浮点数、组合电路：布尔代数、逻辑门、序贯电路：锁存器、触发器、计数器、数据转换器：采样和保持电路、ADC、DAC、机器指令和寻址模式、算术逻辑单元（ALU）、数据路径、控制单元、指令流水线、反馈原理、传递函数、框图表示、信号流图、数字调制方案：ASK、PSK、FSK、QAM、带宽和通信系统。
R8C/27 的 LED 数字时钟应用 | 瑞萨电子
该框图显示了使用瑞萨 R8C 系列 MCU 的 LED 数字时钟功能。它使用 RTC 和 GPIO 功能来控制 LED 恒流 LED 驱动器 IC 和两个 74HC138 解码器。它可以在 LED 矩阵显示板上显示两个不同的时区。LED 矩阵显示板由四个 16X16 LED 矩阵组合而成。因此矩阵板将包括 64X16 个显示点。16 位恒流 LED 驱动器在硅 CMOS 芯片上集成了移位寄存器、数据锁存器和恒流电路。所有 16 个通道的最大输出电流值均可通过单个外部电阻器进行调节。每个输出通道的恒流值由连接到地的外部电阻器设置。改变电阻值可以调整电流范围，范围从 3mA 到 60mA。参考电压约为 1.2V。为了获得良好的恒流输出性能，合适的输出电压是必要的。用户可以在下面获得有关最小输出电压的相关信息。
信一种采用 InP DHBT 工艺的高带宽利用率 ECL 静态分频器
高速宽带分频器广泛应用于正交信号产生[1, 2]、时间交织THA和ADC系统[3, 4, 5]以及其他高速通信领域[6]。目前，已有多种基于不同拓扑和工艺的分频器被报道。特别地，InP DHBT在相同尺寸的器件下具有更高的击穿电压和更好的频率性能[7, 8]，这意味着InP DHBT是高速分频器电路的更好选择。但是，电路的工作频率范围不能超过与器件工艺有关的截止频率ft的几分之一[9]，这限制了电流型逻辑 (CML) 分频器的工作频率[9, 10]。为了提高分频器电路的高频性能，应努力提高相同ft 的器件的工作频率的利用率。已经发表了许多增强技术来扩展分频器的工作频率范围，例如电感峰值[9, 11, 12, 13]，分流电阻负载[14, 15, 16]，非对称锁存器[17]，动态分频器[18, 19, 20, 21, 22]和双射极跟随器[23, 24]。然而，在电路设计中最大限度地利用器件ft的报道很少。本信
R19 技术硕士十/十
高级数字系统设计 (PC – I) 单元 - I 处理器算法：二进制补码系统 - 算术运算；定点数系统；浮点数系统 - IEEE 754 格式，基本二进制代码。单元 - II 组合电路：CMOS 逻辑设计，组合电路的静态和动态分析，时序风险。功能块：解码器、编码器、三态设备、多路复用器、奇偶校验电路、比较器、加法器、减法器、进位超前加法器 - 时序分析。组合乘法器结构。单元 - III 序贯逻辑 - 锁存器和触发器，序贯逻辑电路 - 时序分析（建立和保持时间），状态机 - Mealy & Moore 机，分析，使用 D 触发器的 FSM 设计，FSM 优化和分区；同步器和亚稳态。 FSM 设计示例：自动售货机、交通信号灯控制器、洗衣机。单元 - IV 使用功能块进行子系统设计 (1) - 设计（包括时序分析）不同复杂程度的不同逻辑块，主要涉及组合电路：
第三学期课程信息
2-3 1.4 数字系统 4 5 4-5 1.5 逻辑门 3 8 6-7 2.2 布尔方程 4 12 8-9 2.3 布尔代数 4 16 10 2.4 从逻辑到门 2 18 第 2 单元：组合逻辑设计： 11 2.1 简介 1 19 12 2.5 多级组合逻辑 2 21 13 2.6 X 和 Z 2 23 14-15 2.7 卡诺图 3 26 16 2.8 组合构建块 2 28 17 2.9 时序 2 30 18 4.1 HDL：简介 2 32 19-20 4.2 组合逻辑 2 34 21 4.3结构建模 3 37 22 4.7.1 数据类型 2 39 第 3 单元：时序逻辑设计： 23 3.1 简介 2 41 24-26 3.2 锁存器和触发器 5 46 27-28 3.3 同步逻辑设计 3 49 29-30 3.4 有限状态机 4 53 31-33 3.5 时序逻辑的时序 5 58 34 3.6 并行性 2 60 第 4 单元：硬件描述语言 2： 35-37 4.4 时序逻辑 5 65 38-40 4.5 更多组合逻辑 5 70 41-42 4.6 有限状态机 4 74 43-44 4.8 参数化模块 4 78 45-46 4.9 测试台 4 82 第 5 单元：数字构建模块：
用于漏电保护的弹性对称 8T SRAM 单元...
一、SRAM 静态随机存取存储器 (SRAM) 是一种静态存储单元，它使用触发器来存储每位数据。它广泛应用于各种电子系统。SRAM 存储器中的数据不需要定期刷新。与其他存储单元相比，它速度更快，功耗更低。正因为如此，SRAM 是 VLSI 设计师中最受欢迎的存储单元。 SRAM 操作 传统的 6T SRAM 单元由两个背靠背连接的反相器组成。第一个反相器的输出连接到第二个反相器的输入，反之亦然。基本上，SRAM 执行三种操作，即保持、读取和写入操作。 保持操作：在待机操作或保持操作中，字线 (WL) 处于关闭状态。连接到字线和 B 和 BLB 线的存取晶体管也处于关闭状态。为了使 SRAM 以读取或写入模式运行，字线应始终处于高电平。 写入操作：存储数据的过程称为写入操作。它用于上传 SRAM 单元中的内容。写入操作从分配要写入 Bit 的值及其在 Bit' 的互补值开始。为了写入“1”，Bit 预充电高电压，并将互补值“0”分配给 Bit'。当通过将 WL 置为“高”将 M5 和 M6 设置为 ON 状态时，在 Bit 处分配的值将作为数据存储在锁存器中。M5 和 M6 MOS 晶体管设计得比单元 Ml、M2、M3 和 M4 中相对较弱的晶体管强得多，因此它们能够覆盖交叉耦合反相器的先前状态。读取操作：恢复数据的过程称为读取操作。它用于获取内容。读取操作首先将字线“WL”置为高电平，这样在将位线和位线预充电至逻辑 1 后，访问晶体管 M5 和 M6 均将启用。第二步是将存储在数据和数据线中的值传输到位线，方法是将位保留为其预充电值，并通过 M4 和 M6 将位线放电至逻辑 0。