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在本文中，我们提出了 SystemC 语言中的时序断言。时序断言旨在用于对具有指定延迟的设计属性进行高级验证。这些断言看起来类似于时序 SystemVerilog 断言 (SVA)。每个时序断言都有前置条件表达式、时间参数、后置条件表达式和断言评估时的事件。每次发生事件时，如果前置条件在过去某个时间点为真（由时间参数指定），则检查后置条件是否为真。如果前置条件为真，但后置条件为假，则违反断言并报告错误。断言事件通常是时钟正沿、负沿或两个沿，因此我们可以在断言评估时考虑一个周期。时间参数用此类周期（发生的事件）的确切数量或范围表示。
SystemC 中的时间断言
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