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World File Search System反相器
全面深入研究基于三态反相器的DCO
本文对基于三态反相器的数字控制振荡器进行了深入分析。这种振荡器拓扑结构已在众多出版物中报道过，但其特性仍不太为人所知。在本研究中，我们打算重点解决这些不足之处。我们特别讨论了振荡周期和相关的抖动，因为这些量是设计的关键参数。在本文中，我们提出了考虑到设计、技术以及输入代码的解析表达式。这些方程式适合手工计算，并有助于建立快速实施的设计方法。在意法半导体 CMOS 65nm 工艺中设计了两个电路。第一个通过模拟进行了评估。然后，给出了在同一技术节点内制造的第二个电路的测量结果。最后，实验数据支持了所提出的理论。
适用于低功耗应用的基于级联反相器结构的多级 TIA
摘要 — 本文讨论了一种基于三级改进型反相器结构的多级互阻抗放大器 (TIA)。通过添加两个级联晶体管，传统反相器结构的性能得到了改善。与传统反相器相比，这种新结构的优点是消除了米勒电容，可以提供更高的速度和更宽的频率带宽。除了使用 G m / ID 技术外，本文还权衡了带宽、增益和功耗之间的平衡，介绍了一种用于光通信接收机系统中高比特率的低功耗互阻抗放大器。此外，还使用了有源电感器来减少占用面积并增加频率带宽。将改进电路的极点转移到更高的频率意味着在固定带宽范围内所需的直流电流更少，从而实现低功耗特性
CD40106B CMOS 六路施密特触发反相器数据表 (Rev. F)
(1) 超出绝对最大额定值所列的应力可能会对器件造成永久性损坏。这些只是应力额定值，并不意味着器件在这些或任何超出建议工作条件所列条件的条件下能够正常工作。长时间暴露在绝对最大额定条件下可能会影响器件的可靠性。
基于级联反相器结构的低功耗多级跨阻放大器
1 𝑔 𝑚5 ⁄ 和 [1 + (𝑔 𝑚4 + 𝑔 𝑚𝑏4 )𝑟 𝑜4 ]𝑟 𝑜2 + 𝑟 𝑜4 ≫ 1 𝑔 𝑚5 ⁄ ，低频下的方程 (5)、(6) 和 (10)
VLSI 设计 (R20A0419)
第一单元简介：集成电路技术简介——摩尔定律、微电子演进、制造：NMOS、CMOS（n 阱、p 阱、双管）MOS 晶体管的基本电气特性：I DS - V DS 关系、MOS 晶体管阈值电压-V T 、品质因数-ω 0 、跨导- gm 、g ds ；传输晶体管、NMOS 反相器、由另一个 NMOS 反相器驱动的 NMOS 反相器的上拉与下拉比（Z=4:1）、各种上拉、CMOS 反相器的分析和设计。第二单元 VLSI 电路设计流程：VLSI 设计流程（Y 图）、MOS 层、棒图、设计规则和布局、基于 Lambda(λ) 的导线、触点和晶体管设计规则、NMOS 和 CMOS 反相器和门的布局图 MOS 电路的缩放、缩放的局限性
EE 370A 数字电子学 2021-22-I
和稳健性、功率和能量、速度。隔离反相器：不同的反相器实现、MOSFET 作为开关、CMOS 反相器、CMOS 反相器的静态和动态行为、性能指标、设计视角：反相器链分析和缩放影响。组合电路：涉及静态 CMOS 设计、比率逻辑设计、传输晶体管设计和动态逻辑设计的设计指南和权衡。顺序电路设计：静态时序分析 (STA)，双稳态电路：静态和动态锁存器和寄存器、流水线和非双稳态顺序电路。基于阵列的逻辑设计：现场可编程门阵列 (FPGA)。CMOS 存储器设计：存储器层次结构和组织、外围电路、静态随机存取存储器 (SRAM) 设计、动态 RAM (DRAM) 设计。向上移动层次结构：系统级设计、数据路径和寄存器传输操作。硬件描述语言 (HDL) 简介。寄存器传输级 (RTL) 到 GDSII 流程（行业专家讲座）。
适用于低功耗应用的堆叠介电三材料圆柱形栅极 (SD-TM-CGAA) 无结 MOSFET 的亚阈值电流建模
堆叠电介质三材料圆柱栅极全包围 (SD-TM-CGAA) 无结 MOSFET 已被用于低功耗应用。本文介绍了堆叠电介质三材料圆柱栅极全包围 (SD-TM-CGAA) 无结 MOSFET 的亚阈值电流分析模型。分析结果与 TMSG MOSFET 进行了比较，获得了良好的一致性。该器件的亚阈值电流非常低，可以考虑实现 CMOS 反相器。设计了一个 PMOS 晶体管，并将 PMOS 晶体管的驱动电流与 NMOS 器件进行调谐，以获得驱动电流的理想匹配。设计了一个 CMOS 反相器。检查了器件的瞬态和直流行为。计算了 CMOS 反相器的功耗，并将其与 CMOS DMG-SOI JLT 反相器进行了比较。与 CMOS DMG-SOI JLT 反相器相比，所提出的器件的功耗降低了 5 倍。这表现出功率耗散的显著改善，这对于制造低功耗的未来一代设备非常有用。
采用宏模型技术进行混合SET-CMOS逻辑反相器的设计与仿真
为了提高超大规模集成器件（VLSI）的性能，电路小型化是研究人员面临的巨大挑战[1-3]。事实上，将MOSFET尺寸缩小到纳米级也会带来一些问题。例如，功耗增加以及MOSFET沟道中电场增大可能导致势垒破裂，从而产生更大的漏电流，这可能会损坏器件。随着技术的进步，CMOS已经可以制造出来[4]。然而，减小MOS晶体管尺寸会导致一些基本的物理效应：短沟道效应[5]、栅极氧化层和高场效应[6,7]。这些问题促使人们探索具有更大可扩展性潜力的后续技术，如单电子器件（SET）技术[8-11]。SET最近因其纳米级超低功耗而备受关注[12-16]。尽管 SET 具有这些有趣的特性，但它仍存在集成限制。主要问题是 SET 在室温下运行需要极小的岛容量，因此实际上意味着室温下运行的岛尺寸小于纳米 [17]。单电子元件的第二个主要问题是背景电荷的随机性。事实上，绝缘环境中捕获的单个带电杂质会使岛极化，在其表面产生 e 数量级的镜像电荷。该负载可有效地从外部负载中减去 [18]。SET 与 CMOS 技术的混合已成为下一代超小型 [19-21]、低功耗、高速纳米器件的有希望的候选者。为了了解基于 SET 的电路的特性并探索其应用，对该器件进行模拟和建模已变得非常重要 [22-25]。SET 模拟通常基于