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为了提高超大规模集成器件（VLSI）的性能，电路小型化是研究人员面临的巨大挑战[1-3]。事实上，将MOSFET尺寸缩小到纳米级也会带来一些问题。例如，功耗增加以及MOSFET沟道中电场增大可能导致势垒破裂，从而产生更大的漏电流，这可能会损坏器件。随着技术的进步，CMOS已经可以制造出来[4]。然而，减小MOS晶体管尺寸会导致一些基本的物理效应：短沟道效应[5]、栅极氧化层和高场效应[6,7]。这些问题促使人们探索具有更大可扩展性潜力的后续技术，如单电子器件（SET）技术[8-11]。SET最近因其纳米级超低功耗而备受关注[12-16]。尽管 SET 具有这些有趣的特性，但它仍存在集成限制。主要问题是 SET 在室温下运行需要极小的岛容量，因此实际上意味着室温下运行的岛尺寸小于纳米 [17]。单电子元件的第二个主要问题是背景电荷的随机性。事实上，绝缘环境中捕获的单个带电杂质会使岛极化，在其表面产生 e 数量级的镜像电荷。该负载可有效地从外部负载中减去 [18]。SET 与 CMOS 技术的混合已成为下一代超小型 [19-21]、低功耗、高速纳米器件的有希望的候选者。为了了解基于 SET 的电路的特性并探索其应用，对该器件进行模拟和建模已变得非常重要 [22-25]。SET 模拟通常基于
采用宏模型技术进行混合SET-CMOS逻辑反相器的设计与仿真
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