机构名称：
¥ 1.0
随着深度神经网络 (DNN) 在嵌入式设备上的广泛应用，硬件的能效和尺寸成为关注焦点。例如，最近基于 Arduino 的 MAIXDuino 套件集成了用于卷积神经网络 (CNN) 的 K210 神经网络处理器，旨在开发嵌入式人工智能 (AI) 和物联网 (IoT) 解决方案 [1]，[2]。在这种 Edge-AI 加速器专用集成电路 (ASIC) 中，DNN 模型在图形处理单元 (GPU) 上使用基于梯度下降的反向传播或 Backprop 算法 [3]–[5] 进行离线训练，然后“传输”到“推理”ASIC。反向传播是计算密集型的，由于冯诺依曼瓶颈，大量数据在内存和 CNN 加速器之间不断穿梭，因此会消耗大量能量。人们越来越重视创新“非冯·诺依曼”架构，即在内存内部执行计算。此类架构有望利用超越摩尔或后 CMOS 非易失性存储器 (NVM) 技术 [6]。这需要对整个设备、电路和算法层次结构中的非冯·诺依曼计算架构进行跨层研究。神经启发或神经形态片上系统 (NeuSoC) 架构将内存计算与基于稀疏尖峰的计算和通信相结合，以实现接近生物大脑能效的超低功耗运行 [7]。基于 NVM 的计算架构采用 1R 或 1T1R 交叉开关或交叉点架构，其中 DNN 权重存储在 NVM 单元的状态中，神经元驻留在
采用混合 CMOS-RRAM 集成的混合信号神经形态计算电路
主要关键词
相关文件推荐
