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World File Search System反相器
7 纳米 FinFET 技术中不同 SRAM 单元拓扑的全面分析
由于采用基于施密特触发器的反相器，与传统的 6T SRAM 单元相比，其 RSNM 明显更高。其他剩余的 SRAM 单元（例如传统的 8T、PPN10T、FC11T 和 ST11T）采用读取去耦技术，其中数据存储节点在读取操作期间与位线完全隔离，导致 RSNM 和 HSNM 的值相同。ST11T SRAM 单元在所有 SRAM 单元中显示最大的 RSNM，因为它的强大单元核心由交叉耦合的基于施密特触发器的反相器对形成。
描述由组合标准单元和处理器逻辑路径制成的 1.2V 65nm CMOS 振荡器中的 BTI 和 HCD
摘要 — 偏置温度不稳定性 (BTI) 和热载流子退化 (HCD) 是主要的老化机制，经常通过晶体管测量或基于反相器 (INV) 的环形振荡器 (RO) 测量进行研究。然而，大规模数字电路通常用标准单元（如逻辑门）制造。在可靠性模拟流程中（例如，基于 SPICE 的标准单元特性与退化晶体管）必须对标准单元做出许多假设（例如负载电容、信号斜率、老化模型的不确定性等），并且可能导致较高的模拟不确定性。在这项工作中，我们建议用硅中的标准单元振荡器测量来验证这种标准单元特性。为此，我们提出以下新颖的贡献：1）首次基于从处理器中提取的逻辑路径对异构振荡器（一个 RO 中的多种不同单元类型）进行 BTI 和 HCD 测量。 2） 第一项工作探索了 BTI 和 HCD 对包含组合标准单元的振荡器的影响，即包含多个逻辑门的单个单元（例如与-或-反相器 (AOI) 单元和或-与-反相器 (OAI)）和执行复杂操作（例如全加器）的单元。
用于漏电保护的弹性对称 8T SRAM 单元...
一、SRAM 静态随机存取存储器 (SRAM) 是一种静态存储单元，它使用触发器来存储每位数据。它广泛应用于各种电子系统。SRAM 存储器中的数据不需要定期刷新。与其他存储单元相比，它速度更快，功耗更低。正因为如此，SRAM 是 VLSI 设计师中最受欢迎的存储单元。 SRAM 操作 传统的 6T SRAM 单元由两个背靠背连接的反相器组成。第一个反相器的输出连接到第二个反相器的输入，反之亦然。基本上，SRAM 执行三种操作，即保持、读取和写入操作。 保持操作：在待机操作或保持操作中，字线 (WL) 处于关闭状态。连接到字线和 B 和 BLB 线的存取晶体管也处于关闭状态。为了使 SRAM 以读取或写入模式运行，字线应始终处于高电平。 写入操作：存储数据的过程称为写入操作。它用于上传 SRAM 单元中的内容。写入操作从分配要写入 Bit 的值及其在 Bit' 的互补值开始。为了写入“1”，Bit 预充电高电压，并将互补值“0”分配给 Bit'。当通过将 WL 置为“高”将 M5 和 M6 设置为 ON 状态时，在 Bit 处分配的值将作为数据存储在锁存器中。M5 和 M6 MOS 晶体管设计得比单元 Ml、M2、M3 和 M4 中相对较弱的晶体管强得多，因此它们能够覆盖交叉耦合反相器的先前状态。读取操作：恢复数据的过程称为读取操作。它用于获取内容。读取操作首先将字线“WL”置为高电平，这样在将位线和位线预充电至逻辑 1 后，访问晶体管 M5 和 M6 均将启用。第二步是将存储在数据和数据线中的值传输到位线，方法是将位保留为其预充电值，并通过 M4 和 M6 将位线放电至逻辑 0。
适合低功耗应用的 2 V、32.13 nA 全 MOSFET 电压限制器
摘要：本文介绍了一种低电流消耗的全 MOSFET 直流电压限制器。在所提出的电压参考结构中，为了降低功耗，晶体管偏置在亚阈值区域。为了在电压参考电路中产生与绝对温度互补 (CTAT) 电压，仅使用 PMOS 晶体管，其漏极、栅极和源极端子连接在一起并充当二极管，以减少布局面积占用。为了进一步降低功耗，采样电路将整流器输出电压的一部分与参考电压进行比较。此外，四级反相器用作缓冲器，以提供更接近理想情况的 IV 限制特性。在第一个反相器中使用串联传输门晶体管也尽可能降低了功耗。
0.9 V 差分逆变器的设计和特性-...
摘要 — 运算跨导放大器 (OTA) 是许多电子电路（如模拟滤波器和数据转换器）的重要组成部分。由于功耗低，低于 1V 的模拟电路在物联网 (IoT) 应用中越来越受欢迎。此外，人们还在探索基于数字的 OTA，以实现高能效。本文涉及一种基于反相器的 OTA 的实现，该 OTA 采用自偏置技术，通过实现差分差分放大器在共模频带中工作，以减轻在弱反相下工作的不必要变化。OTA 采用 180 nm CMOS 技术设计，由 0.9 V 电源供电。在 GBW 接近 36.66 MHz 的情况下实现了 52.22 dB 的直流增益。对于 10 pF 的负载电容，功耗为 203.71 µW。索引术语 — OTA 反相器、差分放大器、自极化、低压。
异质材料双栅极的建模与仿真
隧道场效应晶体管 (TFET) 被认为是未来低功耗高速逻辑应用中最有前途的器件之一，它将取代传统的金属氧化物半导体场效应晶体管 (MOSFET)。这是因为随着 MOSFET 尺寸逐年减小，以实现更快的速度和更低的功耗，并且目前正朝着纳米领域迈进，这导致 MOSFET 的性能受到限制。在缩小 MOSFET 尺寸的同时，面临着漏电流增加、短沟道效应 (SCE) 和器件制造复杂性等几个瓶颈。因此，基于隧道现象原理工作的 TFET 已被提议作为替代 MOSFET 的器件之一，后者基于热电子发射原理工作，将器件的亚阈值摆幅限制在 60mV/十倍。 TFET 具有多种特性，例如不受大多数短沟道效应影响、更低的漏电流、低于 60mV/dec 的更低亚阈值摆幅、更低的阈值电压和更高的关断电流与导通电流之比。然而，TFET 也存在一些缺点，例如掺杂 TFET 的制造工艺复杂，会导致各种缺陷。这些问题可以通过使用无掺杂技术来克服。该技术有助于生产缺陷更少、更经济的设备。另一个缺点是 TFET 表现出较低的导通电流。异质材料 TFET 可用于解决低离子问题。为了更好地控制异质材料 TFET 沟道，提出了双栅极。亚阈值摆幅 (SS) 是决定器件性能的重要参数之一。通过降低 SS，器件性能将在更低的漏电流、更好的离子/关断比和更低的能量方面更好。这个项目有 3 个目标：建模和模拟异质材料双栅极无掺杂 TFET (HTDGDL- TFET)。比较 Ge、Si 和 GaAs 作为源区材料的 TFET 性能。将 HTDGDL-TFET 用作数字反相器。将使用 Silvaco TCAD 工具进行模拟。已成功建模单栅极和双栅极 HTDL-TFET。已为该项目进行了 4 个模拟测试用例，以选择所提 TFET 的最佳结构。使用 Vth、SS、Ion、Ioff 和 Ion/Ioff 比等几个重要参数来测量 TFET 的性能。在所有 4 个测试用例中，最佳 TFET 结构以 Ge 为源区材料，源区和漏区载流子浓度为 1 × 10 19 𝑐𝑚 −3，沟道载流子浓度为 1 × 10 17 𝑐𝑚 −3，且无掺杂。这是因为器件的 Vth 值为 0.97V，SS 值为 15mV/dec，Ion/Ioff 比为 7 × 10 11 。设计的 TFET 反相器的传播延迟比 [21] 中的反相器短 75 倍，比市场反相器 [SN74AUC1G14DBVR] 短 29 倍。本文还提出了一些未来的工作。
基于动态差分信号的逻辑系列，用于稳健的超低功耗近阈值计算
本文提出并评估了用于近阈值计算 (NTC) 的新型电路拓扑。采用 130 nm 技术开发了三种独立的动态差分信号逻辑 (DDSL) 系列，工作电压为 400 mV 和 450 mV。所提出的逻辑系列优于为近阈值实现的当代 CMOS 和电流模式逻辑 (CML) 电路。DDSL 系列被描述为动态电流模式逻辑 (DCML)、锁存 DCML (LDCML) 和动态反馈电流模式逻辑 (DFCML)。通过实现布尔函数和 4 × 4 位阵列乘法器进行仿真和分析。在 450 mV 电源电压下，4 × 4 DFCML 乘法器的总功率降低至 0.95 × 和 0.009 × ，而与 CMOS 和 CML 乘法器相比，最大工作频率分别提高了 1.4 × 和 1.12 ×。与 CMOS 乘法器相比，DCML 乘法器的功耗为 1.48 倍，同时 f max 提高了 1.65 倍。使用开发的动态逻辑系列实现的四个反相器链的能量延迟积 (EDP) 分别为 CMOS 和 CML 实现的 0.27 倍和 0.016 倍。同样使用反相器链评估的 DFCML 和 LDCML 的平均噪声裕度至少比 CMOS 大 2.5 倍。
2.4.2 先进电子技术 先进电子技术
• 半导体材料的特性 • 半导体二极管 • 双极晶体管（npn 和 pnp） • 双极晶体管的特性 • Ebers-Moll 和 Gummel-Poon 模型 • 双极晶体管的 Spice 参数 • 用作开关的晶体管、有源区和反向区、饱和度 • 用作小信号放大器的晶体管、小信号参数和工作点的计算 • 频率响应的计算 • 米勒定理 • 谐波和失真的评估 • 电流源和电流镜 • JFET • n-MOS 和 p-MOS FET • FET 工作点的计算 • FET 作为小信号放大器 • 集成基础 • CMOS 反相器 • 集成电路中的寄生效应
Guardian LVS 中的逻辑门识别
介绍晶体管级电路中常见CMOS门的识别。使用基于规则技术的结构识别算法对于逻辑门识别最有效[1,2,3,4]。这些算法非常快，可以轻松找到静态逻辑门，例如反相器、NAND、NOR、AOI 和 OAI 门。识别后，可以根据逻辑门和剩余的晶体管来比较修改后的网表。表示网表连通性的注释图比晶体管级图小得多，并且可以更好地区分结构。因此，它更有效地解决了电路比较问题，该问题被视为图同构问题 [5] 的一个示例。
基于磁隧道结换能器的缩放多数逻辑合成自旋电子电路的基准测试
摘要 — 自旋电子逻辑器件最终将用于混合 CMOS-自旋电子系统，该系统通过传感器在磁场和电域之间进行信号相互转换。这强调了传感器在影响此类混合系统整体性能方面的重要作用。本文探讨了以下问题：基于磁隧道结 (MTJ) 传感器的自旋电子电路能否胜过其最先进的 CMOS 同类电路？为此，我们使用 EPFL（洛桑联邦理工学院）组合基准集，在 7 nm CMOS 和基于 MTJ 传感器的自旋电子技术中合成它们，并在能量延迟积 (EDP) 方面比较这两种实现方法。为了充分利用这些技术的潜力，CMOS 和自旋电子实现分别建立在标准布尔门和多数门之上。对于自旋电子电路，我们假设域转换（电/磁到磁/电）是通过 MTJ 执行的，计算是通过基于域壁 (DW) 的多数门完成的，并考虑了两种 EDP 估计方案：(i) 统一基准测试，忽略电路的内部结构，仅将域传感器的功率和延迟贡献纳入计算，以及 (ii) 多数-反相器-图基准测试，还嵌入了电路结构、相关关键路径延迟和 DW 传播的能量消耗。我们的结果表明，对于统一情况，自旋电子路线更适合实现具有少量输入和输出的复杂电路。另一方面，当也通过多数和反相器综合考虑电路结构时，我们的分析清楚地表明，为了匹配并最终超越 CMOS 性能，MTJ 传感器的效率必须提高 3-4 个数量级