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TEVoT：动态电压和温度变化下功能单元的时序误差建模
摘要 —随着 CMOS 技术的不断扩展，微电子电路越来越容易受到微电子变化的影响，例如工作条件的变化。这种变化会导致微电子电路的延迟不确定性，从而导致时序误差。电路设计人员通常在电路和架构设计中使用保守的保护带来解决这些错误，但这可能会导致操作效率的显著损失。在本文中，我们提出了 TEVoT，这是一种监督学习模型，可以预测不同工作条件、时钟速度和输入工作负载下功能单元 (FU) 的时序误差。我们执行动态时序分析来表征不同条件下 FU 的延迟变化，并在此基础上收集训练数据。然后，我们从训练数据中提取有用的特征并应用监督学习方法建立 TEVoT。在 100 种不同的工作条件、4 种广泛使用的 FU、3 种时钟速度和 3 个数据集中，TEVoT 的平均预测准确率为 98.25%，比门级仿真快 100 倍。我们进一步使用 TEVoT 通过将电路级时序误差暴露到应用程序级来估计不同操作条件下的应用程序输出质量。在 100 种操作条件下，TEVoT 对两个图像处理应用程序的平均估计准确率达到 97%。
人工智能对智能手机照片和卫星图像临时序列的影响：uma ab
原始接收： 23/11/2023 公共授权： 26/12/2023 Margareth Simões Doutora em Geografia Instituição： EMBRAPA Solos e Universidade do Rio de Janeiro (UERJ) Endereço： R. Jardim Botânico, 1024, Jardim Botânico，里约热内卢 – RJ，CEP：22460-000 电子邮件：margareth.simoes@embrapa.br Rodrigo Peçanha Demonte Ferraz Doutor em Ciências Ambientais Instituição：EMBRAPA Solos Endereço：R. Jardim Botânico，1024，Jardim Botânico，里约热内卢 – RJ, CEP: 22460-000 电子邮件: rodrigo.demonte@embrapa.br Patrick Calvano Kuchler Doutor em Ciências Ambientais Instituição: Universidade do Estado do Rio de Janeiro (UERJ) Endereço: R. São Francisco Xavier, 524, Maracanã, Rio de Janeiro – RJ, CEP: 20550-900 电子邮件：geocalvano@gmail.com Matheus Benchimol Ferreira de Almeida Doutor em Ciências do Meio Ambiente Instituição：EMBRAPA Solos Endereço：R. Jardim Botânico，1024，Jardim Botânico，里约热内卢 – RJ，CEP： 22460-000 电子邮件： mateusbenchimol@hotmail.com
Dreamplace 4.0：基于动量的净重和基于拉格朗日的精炼的时序驱动的位置
I. i ntroduction c ircuit放置是一个重要的VLSI设计阶段。放置的目的是在给定的芯片布局上找到电路组件的最佳位置[2]。的放置通常被放置为数学优化问题，其功能可将电路组件之间互连成本的成本降至最低。在大多数以前的位置框架中，互连成本是由所有网的总线索建模的，所有网的总线长度是由半渗透线（HPWL）估算的或其他近似值。除了仅是一个大约涉及的情况外，总的线长对所有网络都同样关注，而不是专注于关键的临界网和路径。这与定时驱动的放置相反，该位置特定针对电线关键路径，通常会产生立即的电路性能受益。的放置可以分为全局位置阶段和详细的位置阶段，并且可以将正时优化应用于两个阶段。按时驱动的全球位置的目标是实现大致不错的负面懈怠
背景高速时间交错 ADC 中的时序失配校准技术：教程回顾
稿件于 2022 年 1 月 27 日收到；于 2022 年 3 月 15 日接受。出版日期 2022 年 3 月 21 日；当前版本日期 2022 年 5 月 27 日。这项工作部分由中国国家重点研发计划资助（资助号 2019YFB1310000），部分由中国澳门科学技术发展基金资助（文件编号 0052/2020/AGJ & SKL-AMSV(UM)-2020-2022）。副主编 E. Bonizzoni 推荐了这篇简介。（通讯作者：Sai-Weng Sin。）Mingqiang Guo 和 Sai-Weng Sin 就职于澳门大学模拟与混合信号超大规模集成电路国家重点实验室、微电子研究所和 FST-ECE（电子邮件：mqguo@um.edu.mo；terryssw@um.edu.mo）。 Liang Qi 和 Guoxing Wang 就职于上海交通大学微纳电子学系，上海 200240，中国（电子邮件：qi.liang@sjtu.edu.cn；guoxing@sjtu.edu.cn）。Dengke Xu 就职于珠海安微半导体有限公司，珠海 519000，中国（电子邮件：sunny.xu@amicro.com.cn）。Rui P. Martins 就职于模拟与混合信号超大规模集成电路国家重点实验室、微电子研究所和澳门大学 FST-ECE，澳门，中国，现就职于里斯本大学高等技术学院，里斯本 1049-001，葡萄牙（电子邮件：rmartins@um.edu.mo）。本文中一个或多个图片的彩色版本可在 https://doi.org/10.1109/TCSII.2022.3160736 上找到。数字对象标识符 10.1109/TCSII.2022.3160736
3D 4H-SiC 探测器时序性能仿真
1 中国科学院高能物理研究所，北京 100049；tanyuhang@ihep.ac.cn (YT)；yangtao@ihep.ac.cn (TY)；liukai@ihep.ac.cn (KL)；wangcc@ihep.ac.cn (CW)；zhangxiyuan@ihep.ac.cn (XZ)；zhaomei@ihep.ac.cn (MZ)；fanrr@ihep.ac.cn (RF) 2 中国科学院大学物理学院，北京 100049 3 大连理工大学微电子学院，大连 116024；xiaochuan@dlut.edu.cn (XX)；hwliang@dlut.edu.cn (HL)；xrl@mail.dlut.edu.cn (RX) zhangzz@dlut.edu.cn (ZZ) 4 辽宁大学物理学院，沈阳 110036，中国；yuzhao@ihep.ac.cn (YZ); kangxiaoshen@lnu.edu.cn (XK) 5 吉林大学物理学院，长春 130012，中国；fucx1619@mails.jlu.edu.cn (CF); weiminsong@jlu.edu.cn (WS) 6 散裂中子源科学中心，东莞 523803，中国 7 上海科技大学信息科学与技术学院，上海 201210，中国；zouxb@shanghaitech.edu.cn * 通讯作者：shixin@ihep.ac.cn
大脑刺激与持续的振荡竞争，以控制灵长类动物大脑中的尖峰时序
经颅交流电流刺激（TAC）通常用于增强脑节律，以期改善行为性能。不幸的是，这些干预措施通常会产生高度可变的结果。在这里，我们通过在警报非人类灵长类动物中记录单个神经元来确定这种变异性的关键来源。我们发现，TACS似乎与大脑的内源性振荡竞争以控制尖峰时序，而不是增强节奏活动。具体而言，当刺激的强度相对于内源性振荡较弱时，TACS实际上会降低尖峰的节奏性。但是，当刺激相对较强时，TACS对尖峰活动施加了自身的节奏。因此，TAC的作用明确地取决于神经夹带的强度，内源性振荡在行为状态和大脑区域之间差异很大。未经仔细考虑这些因素，试图将外部节奏施加到特定的大脑区域，通常可能与预期效应相反。
65nm CMOS时序逻辑电路单粒子翻转灵敏度研究
摘要 本研究利用脉冲激光研究了不同电源电压、时钟频率和电路结构下时序逻辑电路对单粒子翻转 (SEU) 的灵敏度。实验的时序逻辑电路是采用 65 nm 体 CMOS 工艺制作的 D 触发器链。结果表明，随着电压的降低，电路的 SEU 灵敏度增加，尤其在低电压范围内，灵敏度增加显著。此外，时钟频率对时序逻辑电路灵敏度的影响主要与组合逻辑电路中产生的单粒子瞬变 (SET) 的传播有关。研究还发现，Set 架构电路在数据“0”测试期间对 SEU 更敏感，而 Reset 架构电路在数据“1”测试期间对 SEU 更敏感。此外，还利用 SPICE 模拟揭示了由 Set 结构和 Reset 结构引起的 SEU 故障机制。关键词：脉冲激光、单粒子翻转 (SEU)、电压、频率、电路结构分类：电子器件、电路和模块（硅、复合半导体、有机和新型材料）
基于隧道的CMOS浮动门突触，用于低功率尖峰时序依赖性可塑性
正在实施几种硬件方法，以用于Ma-Chine学习，从von Neumann- Zuse计算机架构上的速率神经元[1]，[2]，FPGA [3]和ASICS [3]和ASICS [4]到从一侧到替代方法，到诸如Neu-Romorphic硬件[5] - [5] - [7]和量子计算机的替代方法，以及量子计算机的量子[8] [8] [8] side Inselum Machine [9] [9]在需要低功耗或准备脑机界面准备的涉及应用程序中，尖峰神经元的电路[10]占据着重要作用。尖峰神经网络（SNN）通过尖峰代替有限的数字传输信息。这种编码方法模拟了生物神经元的效率，在能量管理方面具有巨大的效率[11]。过去，通过设计必要的神经元或突触[12] - [15]或详细阐述复杂网络[16]，[17]来解决低功耗。我们通过设计与商业CMOS技术完全兼容并能够存储多个权重的电路来实现此类目标。该设备旨在永久存储跨神经元的连接，但在我们的情况下，在其一生中，在其一生中对它们进行了修改，在我们的情况下，作为峰值时间依赖性的可塑性（STDP）。后者是一种著名的方法，用于根据所涉及的神经元的相对时间来修饰突触的强度[18]。内存元件是一个浮动的门，可存储准通电，它是神经形态电路的主要候选者之一[19] - [21]，这要归功于与当前CMOS技术的完整兼容性。不同于先前报道的磁性门突触
通过测量 Dicke 模型中保真度非时序相关器统一扰乱、热化和纠缠
加扰是存储在局部自由度中的信息扩散到量子系统的多体自由度的过程，从而无法被局部探测器访问，并且显然会丢失。加扰和纠缠可以调和看似不相关的行为，包括孤立量子系统的热化和黑洞中的信息丢失。在这里，我们证明保真非时序相关器 (FOTOC) 可以阐明加扰、纠缠、遍历性和量子混沌（蝴蝶效应）之间的联系。我们为典型的 Dicke 模型计算了 FOTOC，并表明它们可以测量子系统 Rényi 熵并提供有关量子热化的信息。此外，我们说明了为什么 FOTOC 可以在没有有限尺寸效应的混沌系统中实现量子和经典 Lyapunov 指数之间的简单关系。我们的研究结果为实验性使用 FOTOC 探索加扰、量子信息处理的界限以及可控量子系统中黑洞类似物的研究开辟了道路。
AMBA DesignWare® 和 coreAssembler 简化了意法半导体数字广播控制器和音频解码器的设计流程并改善了设计时序
Andreas Vielhaber，Synopsys 公司，意大利米兰 摘要 当今的片上系统 (SoC) 设计非常复杂，要求新的 SoC 设计项目采用更快、更简单的流程和方法。为了以更快、更低成本将更多 SoC 推向市场，意法半导体与 Synopsys® 专业服务部门联手，为数字音频系统平台设计了一种新的流程和方法。本文介绍了 SYNOPSYS® coreAssembler 如何通过自动化配置和互连步骤、提供实现 AMBA 平台的自动化路径以及使用 VIP 改进验证来简化使用 AMBA DesignWare® 组装 AMBA 系统的过程。该流程已用于设计和验证由意法半导体数字广播无线电部门 (汽车产品组) 开发的数字无线电系统控制器和音频解码器架构。