XiaoMi-AI文件搜索系统
World File Search System硅片
采用高压超结 MOSFET 的线性模式运行
现代高压功率 MOSFET 的发展催生了超快开关和超低电阻器件。最新的英飞凌 CoolMOS™ 第 7 代技术在 600 V 至 950 V 的电压等级范围内提供无可争议的一流 R DS(on)。英飞凌的技术领先地位不仅使新的更小封装（如 ThinPAK 5x6 或 SOT-223）成为可能，而且还使现有封装中 R DS(on) 值小得多的 CoolMOS™ 产品成为可能。仅在十年前生产的类似功率半导体需要至少三倍的面积才能实现相同的性能。换句话说，前几代功率 MOSFET 的 R DS(on) 至少是现代 CoolMOS™ 第 7 代芯片（具有相同的芯片面积）的三倍。然而，SJ MOSFET 技术向超快开关发展的进步也带来了某些缺点。尽管现代高压 SJ MOSFET 因其开关模式 (SM) 操作而受到赞赏，但它们也存在一些不适合某些应用的局限性。有两个特点值得注意：首先，最新的 HV SJ MOSFET 的安全工作区 (SOA) 图变窄了。面积减小的原因是，对于给定的通道上电阻 (R DS(on) )，当今最先进的功率 MOSFET 使用的硅片面积要小得多。不幸的是，这也意味着特定 R DS(on) 的功率处理能力 (P tot ) 会降低，因为热阻值 (R th 和 Z th ) 会随着芯片面积的减小而增加。这可以用以下公式来解释：
HF蚀刻时间和浓度对硅晶片的影响
摘要：为实现更薄的微电子封装，生产所需厚度的新型半导体硅片不仅需要高成本和能源，而且还会造成环境污染问题。然而，这一问题可以通过使用一步化学蚀刻来生产所需厚度的硅芯片以进行适当的封装，从而简单地解决。在本研究中，使用各向同性的湿化学蚀刻法，通过改变HF蚀刻剂浓度来研究蚀刻时间对HF/HNO 3 /CH 3 COOH混合溶液中的Si晶片的影响。研究的蚀刻时间为5分钟至30分钟，HF蚀刻剂浓度在（20-24）wt％范围内。从结果可以看出，随着蚀刻时间的延长，重量损失和蚀刻深度的变化单调增加。然后根据重量损失和蚀刻深度随时间的变化来确定蚀刻速率。结果表明，Si晶片的蚀刻速率随时间降低，在较高的HF浓度下增大。在光学显微镜下观察到蚀刻后Si晶片的表面变得光滑抛光。 X 射线衍射图表明，蚀刻硅的晶体峰强度高于纯硅，随着 HF 浓度的增加，与 Si 相关的峰略微向 2θ 方向移动。目前的发现表明，化学蚀刻硅晶片的所需厚度可以潜在地装入微电子设备制造的更薄的封装中，从而减少能源和成本浪费，实现未来的可持续发展。
采用 45 nm SOI CMOS 的多模 60 GHz 雷达发射机 SoC
摘要 — 本文介绍了一种毫米波多模式雷达发射机 IC 的架构，该架构支持三种主要雷达波形：1) 连续波 (CW/FMCW)；2) 脉冲；3) 相位调制连续波 (PMCW)，全部来自单个前端。该 IC 采用 45 纳米 CMOS 绝缘硅片 (SOI) 工艺实现，可在 60 GHz 频段运行，集成了宽带三倍频器、两级前置放大器、两个功率混频器和混合信号基带波形生成电路。通过配置功率混频器和相关波形基带电路，可实现多种模式下的发射机雷达运行。这种方法的一个重要优势是，总信号带宽（雷达的一个关键性能指标）仅受脉冲生成中 RF 输出节点的限制。还提出了一种基于电流复用拓扑的新型宽带三倍频器设计技术，用于 LO 生成，输出分数带宽 > 59%。 CW 模式下完整 TX IC 的晶圆上测量结果显示，54 至 67 GHz 的平均输出功率为 12.8 dBm，峰值功率为 14.7 dBm，谐波抑制比 > 27 dB。脉冲模式下的测量显示可编程脉冲宽度为 20 至 140 ps，相当于 > 40 GHz 的雷达信号带宽。本例还演示了 PMCW 模式操作，使用 10 Gb/s PRBS 调制雷达信号。该 IC 功耗为 0.51 W，占用 2.3 × 0.85 mm2 的芯片面积（不包括焊盘）。
RapidChiplet：用于快速探索 Chiplet 架构设计空间的工具链
提高处理器和加速器的性能成本比以往更具挑战性，这导致摩尔定律的减速 [22]。减速的原因在于过渡到更先进的技术节点时设计和制造成本呈指数级增长 [19]，同时由于 I/O 驱动器、模拟电路以及最近的静态随机存取存储器 (SRAM) 的扩展限制，这种过渡的收益不断递减。2.5D 集成是解决这些挑战的一个有前途的解决方案，其中将多个称为小芯片的硅片集成到同一封装中。单个小芯片设计可用于多种产品，这降低了每个芯片的设计成本。此外，由于 2.5D 集成允许将采用不同技术构建的异构小芯片集成到同一封装中，因此只有能够充分利用技术扩展的组件才会采用先进且昂贵的技术节点制造。已经达到扩展极限的组件则采用成熟的低成本技术制造。由于其经济效益，2.5D 集成已应用于行业领先公司的产品中，例如 NVIDIA 的 P100 GPU [ 17 ]（仅适用于高带宽内存 (HBM)）和 AMD 的 EPYC 和 Ryzen CPU [23]。2.5D 堆叠芯片的设计空间巨大。人们可以在不同的封装选项[18、21、27、29]、芯片数量和尺寸[9]、芯片放置位置[13]、芯片到芯片 (D2D) 链路实现[7、24]和协议[1、3]、芯片间互连 (ICI) 拓扑[4、14、16、25、26]以及其他许多因素之间进行选择。此外，还有许多不同的相关指标，例如芯片的面积要求、功耗、热性能和制造成本，或 ICI 的延迟和吞吐量。
动力系统和车身电子设备的智能电源技术
众所周知，电子技术正在缓慢但渐进地侵入汽车环境的每个部分（图 1）；它首先进入汽车收音机，然后逐渐扩展，现在存在于汽车的所有子系统中。对于那些喜欢“历史”方法的人来说，汽车电子的发展被分为三个主要部分，每个部分又细分为不同的阶段，与当时通用电子技术的最新水平相关。今天，在 90 年代初，我们正处于智能电源阶段，这正是我们打算在这里简要讨论的（见图 2）。首先，我们将看一些定义：智能电源或智能电源表示那些集成电路系列，它们既包括逻辑控制电路，也包括能够向通用负载提供大量功率的组件。从数字上看，如果电路能够向负载提供超过 0.5A 的电流，或能够承受超过 50V 的电压，或能够向负载提供至少 1W 的功率，则可以将其视为智能电源。多年来，意法半导体开发了各种技术，可以实现智能电源电路（图 3）。对这些技术进行分类的最简单方法是参考工艺类型，可以是纯双极型或混合型，即在单个硅片上同时包括 MOS 结构（控制和功率）和双极结构。另一种方法（图 4）是检查电流流过功率部分的方式；水平方向，电流通过上表面进入和流出，或垂直方向，电流通过上表面进入并通过下表面流出；对于这种下部连接，使用封装的连接杆代替导线。选择哪一种技术取决于各种因素（图 5），但尽可能简化标准，我们可以说，垂直技术可以保证给定面积的较低电阻，但它们的局限性在于每个电路只能包含一个功率器件（或多个，但集电极或漏极必须短路）；而
通过受木马感染的 IEEE 1687 测试基础设施对 SoC 进行电路到电路攻击
硬件木马 (HT) 是对集成电路 (IC) 的恶意修改。它由触发器和有效载荷机制组成。触发器定义激活时间（即始终开启、满足罕见条件时、基于时间、外部），有效载荷是激活的 HT 对受害 IC 的影响（即信息泄露、性能下降、拒绝服务）。HT 可以插入到设计过程的任何阶段和任何抽象级别，并且可以位于芯片上的任何位置 [1]。从攻击者的角度来看，目标是使 HT 隐秘且占用空间小，以逃避检测。HT 设计变得越来越复杂 [2]–[4]，使得制定对策非常具有挑战性。对策包括在硅片生产前防止 HT 插入（即基于功能填充单元 [5]、逻辑混淆 [6]、伪装 [7] 或拆分制造 [8]）、在 IC 使用前检测 HT 的存在（即基于逻辑测试工具 [9]、信息流跟踪 (IFT) [10] 和侧信道分析 [11]、[12]）以及在运行时检测 HT 激活（即基于片上监视器 [13]）。在本文中，我们演示了一种 HT 设计，该设计利用可测试设计 (DfT) 基础设施在片上系统 (SoC) 内部实施电路到电路攻击。HT 隐藏在 SoC 的“攻击”知识产权 (IP) 核内，一旦激活，它就会以恶意位模式的形式生成有效载荷。有效载荷进入测试访问机制的扫描链，该扫描链遍历 SoC 并控制嵌入在 IP 内的测试仪器。 HT 操纵扫描链，在目标受害者 IP 的接口上传播有效载荷。有效载荷会更新受害者 IP 内部测试仪器的状态，将其设置为部分和未记录的测试模式，从而破坏其在正常运行模式下的功能。电路到电路 HT 攻击属于更广泛的扫描攻击类别
后摩尔时代的新兴芯片材料和器件
等效缩放速度的减缓和经典摩尔定律的终结给硅基CMOS集成电路带来了重大挑战。这迫切需要开发用于后摩尔时代的新型材料、器件结构、集成工艺和专门的系统架构。受“更多摩尔”、“超越摩尔”和“超越 CMOS”战略 (参考文献 1：https://irds.ieee.org/) 的启发，下一代集成电路需要在各个领域提高性能，包括非硅半导体、超越 CMOS 器件、高密度集成工艺以及独特的系统架构和新兴应用。同时，卓越器件的发展推动了分层半导体、横向外延异质结、集成生物芯片方面的进步，从而实现更节能和高速的信号处理、存储、检测、通信和系统功能 (图 1)。本研究主题为研究人员提供了一个论坛，展示最新的进展，并回顾材料、结构、设备、集成和系统方面的最新发展、挑战和机遇，以照亮后摩尔时代。其中包括优化的硅基材料、新兴的层状半导体（Wang et al., 2018; Xie et al., 2018）、下一代互连材料、新型器件结构（Duan et al., 2014; Li et al., 2015）、新工作原理器件（Liu et al., 2021; Zhang et al., 2022a）、3D 集成工艺（Zhang et al., 2022b; Zhang et al., 2022c），以及生物电子学（Wang et al., 2022）和传感器技术（Abiri et al., 2022）的最新进展，强调了该领域持续研究和创新的必要性。对于优化的硅基材料，Islam 等人提出了一种简单且环保的方法，用于使用铝热还原在石英基板上低成本生产硅薄膜。这种创新方法解决了使用经济高效且可持续的方法获得高质量硅薄膜的长期挑战。研究人员利用铝热还原，将硅片表面转化为
通过测试访问机制对模拟/混合信号 IC 进行硬件木马攻击
当今集成电路 (IC) 供应链的全球化带来了许多硬件安全问题。其中一个主要问题是硬件木马 (HT) 被纳入部署在安全关键和任务关键型系统中的 IC [1], [2]。HT 是对 IC 的故意恶意修改，旨在泄露有价值的数据、降低性能或导致完全故障，即拒绝服务。HT 可以在不同阶段插入片上系统 (SoC)，例如由不受信任的 EDA 工具提供商、不受信任的 IP 供应商、插入测试访问机制的不受信任的 SoC 集成商或不受信任的代工厂插入。从攻击者的角度来看，目标是设计一个可以逃避光学逆向工程的最小占用空间 HT，以及在罕见条件下激活并隐藏在工艺变化范围内的隐身 HT，从而逃避通过传统制造测试检测。 HT 设计由两部分组成，即触发器和有效载荷机制。可能的 HT 种类繁多，从简单到非常复杂的攻击模式不等。最简单的 HT 是组合电路，用于监控一组节点，在罕见节点条件同时发生时生成触发器，随后，一旦触发器被激活，有效载荷就会翻转另一个节点的值。更复杂的 HT 包括硅磨损机制 [3]、隐藏侧通道 [4]、改变晶体管有源区域中的掺杂剂极性 [5]、从受害线路中抽取电荷 [6] 等。从防御者的角度来看，根据插入 HT 的阶段，有几种途径可以提供针对 HT 的弹性。对策可以分为硅前和硅后 HT 检测和信任设计 (DfTr) 技术。硅前 HT 检测技术包括功能验证和形式验证。硅片后 HT 检测技术包括光学逆向工程、旨在通过应用测试向量来揭示 HT 的功能测试，以及旨在通过 HT 对参数测量（即延迟、功率、温度等）的影响来揭示 HT 的统计指纹识别。DfTr 技术包括
AI芯片技术对比报告 - STFC ePubs
人工智能 (AI) 芯片使用半导体来提供强大的处理器，可使需要高计算资源的领域受益，例如气候、能源、健康和安全。“AI 芯片”一词是指最近一代专门设计用于更快地处理人工智能任务的微处理器。AI 芯片是综合硅片，集成了 AI 技术并用于机器学习。(Viswanathan, 2020) 在过去十年中，深度学习技术领域取得了许多进步。自 2013 年以来，已经开发了各种新型 AI 芯片以及基于这些芯片的产品 (Momose, 2020)。中央处理器 (CPU) 等通用芯片也可以用于一些更简单的 AI 任务，但随着 AI 的发展，CPU 变得越来越不实用 (Saif M. Khan, 2020)。AI 芯片包括图形处理单元 (GPU)、现场可编程门阵列 (FPGA) 和专用于 AI 的专用集成电路 (ASIC)。AI 芯片包括图形处理单元 (GPU)、现场可编程门阵列 (FPGA) 和专用于 AI 的专用集成电路 (ASIC)。图形处理单元 (GPU) GPU 最初设计用于处理游戏等图形密集型任务。GPU 旨在处理并行性并提供高性能，这是并行性导致深度学习 AI 算法所必需的。GPU 是一种出色的 AI 硬件，在创意制作和 AI 中越来越受欢迎。现场可编程门阵列 (FPGA) FPGA 是可编程阵列，可以根据需求重新编程。FPGA 是具有逻辑门阵列的集成电路硅芯片：该阵列可以在现场编程，即用户可以用新定义的配置覆盖现有配置，并可以创建自己的数字电路。FPGA 因其灵活性而价格昂贵。(Pandit，2019) 专用集成电路 (ASIC) ASIC 芯片专为 AI 应用而设计，并与 AI 算法集成。基于 ASIC 的 AI 芯片有不同类型。本报告介绍了 Graphcore、Cerebras、SambaNova 等 AI 芯片以及 Nvidia、Intel、AMD 的 GPU 以及 Google TPU 的技术比较和编程模型规范。这是一项持续进行的工作，旨在评估尽可能多的 AI 芯片。截至撰写本文时，只有 Cerebras、Graphcore 和 Nvidia GPus 可用。本报告不偏袒任何供应商，且与供应商无关。
NSTAC PQC 范围界定文件
《国家网络安全战略》包括一项为后量子时代做好准备的战略目标，敦促私营部门效仿美国政府 (USG) 的模式，优先将易受攻击的公共网络和系统过渡到基于抗量子密码的环境，并制定互补的缓解策略，以在已知和未知的未来风险和威胁面前提供加密灵活性。正如《国家安全备忘录 10 (NSM-10)》中所述，“提升美国在量子计算领域的领导地位，同时降低易受攻击的密码系统的风险”，当密码分析相关的量子计算机可用时，它们可能会危及民用和军用通信，破坏关键基础设施的监督和控制系统，并破坏大多数基于互联网的金融交易的安全协议。正如 NSM-10 所指出的，美国必须优先考虑及时、公平地将加密系统过渡到抗量子加密技术，目标是到 2035 年尽可能地降低量子风险。去年，美国国家标准与技术研究所 (NIST) 选择了四种旨在抵御量子计算机攻击的算法。NIST 计划在 2024 年底前完成使用这些算法的标准。推动整个生态系统采用新兴的 PQC 标准，甚至推动支持关键基础设施和保护美国敏感数据（包括存储数据）的大量公共和私营部门组织采用这些标准，将是一项复杂的工作。这将需要服务提供商和硅片解决方案公司之间的协调，原始设备制造商将需要集成这些解决方案。此外，它还需要标准和开源社区做出更广泛的努力，以支持集成到关键协议中以及创建生产级开源代码、库和副驾驶员。采用这些技术可能需要对硬件和软件加密技术进行昂贵的更新。此外，相关利益相关者必须意识到这些标准以及采用这些标准的必要性。为了支持国家为后量子时代做好准备，NSTAC 将确定关键基础设施提供商采用 PQC 标准的障碍，并就如何在未来十年内减少这些障碍以迎接量子计算的到来提供建议。为了提供这些建议，该研究将考虑过去技术转型中的经验教训，并包括与关键基础设施提供商、USG 机构和非联邦公共部门的对话