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量子多路复用器简化状态准备
量子态初始化或量子态准备 (QSP) 是量子算法中的一个基本子程序。在最坏的情况下，一般的 QSP 算法由于需要应用多个控制门来构建它们而成本高昂。在这里，我们提出了一种算法，该算法可以检测给定的量子态是否可以分解为子态，从而提高在初始化具有一定程度解缠状态时编译 QSP 电路的效率。通过消除量子多路复用器的控制来实现简化，从而显著减少电路深度和 CNOT 门的数量，并且执行和编译时间比以前的 QSP 算法更短。从深度和 CNOT 门数量方面的效率来看，我们的方法与文献中的方法不相上下。但是，在运行时间和编译效率方面，我们的结果明显更好，实验表明，通过增加量子比特的数量，方法的时间效率之间的差距会增加。
劳伦斯伯克利国家实验室
摘要 — 近期量子计算机的错误率很高，相干时间很短，因此，尽可能缩短电路的编译时间至关重要。通常考虑两种类型的编译问题：从固定输入状态准备给定状态的电路，称为“状态准备”；以及实现给定酉运算的电路，例如通过“酉合成”。在本文中，我们解决了一个更一般的问题：将一组 m 个状态转换为另一组 m 个状态，我们称之为“多状态准备”。状态准备和酉合成是特殊情况；对于状态准备，m=1，而对于酉合成，m 是整个希尔伯特空间的维度。我们以数字方式生成和优化多状态准备电路。在基于矩阵分解的自上而下方法也可行的情况下，我们的方法可以找到具有明显（最多 40%）更少的双量子比特门的电路。我们讨论了可能的应用，包括有效准备宏观叠加（“猫”）状态和合成量子信道。索引词——量子计算、状态准备、编译、合成
使用 SoCMake 的硬件和软件构建流程
随着电子产品需求的不断增长，新型专用集成电路 (ASIC) 设计的开发周期也越来越短。为了满足这些较短的设计周期，硬件设计人员在设计中应用了 IP 模块的可重用性和模块化原则。带有集成处理器和通用互连的标准片上系统 (SoC) 架构大大减少了设计和验证工作量，并允许跨项目重复使用。然而，这带来了额外的复杂性，因为 ASIC 的验证还包括在集成处理器上执行的软件。为了提高可重用性，硬件 IP 模块通常用更高抽象级别的语言（例如 Chisel、System-RDL）编写。这些模块依靠编译器（类似于软件编译器）来生成 RTL 仿真和实现工具可读的 Verilog 源文件。此外，在系统级，可以使用 C++ 和 SystemC 对 SoC 进行建模和验证，这进一步凸显了软件编译的重要性。这些要求导致需要一个支持典型硬件流程和工具以及 C++、C 和汇编语言的软件编译和交叉编译的构建系统。现有的硬件构建系统被发现存在不足（见 II），特别是对软件编译（即 C++、C 和汇编语言）的支持极少甚至没有。因此，CERN 的微电子部门启动了一个名为 SoCMake [1] 的新构建系统的开发。SoCMake 最初是作为片上系统抗辐射生态系统 (SOCRATES) [14] 的一部分开发的，该系统可自动生成用于高能物理环境的基于 RISC-V 的容错 SoC，后来发展成为用于 SoC 生成的通用开源构建工具。
进行二元化 - 宣传 - ...
来源：OECD。添加值（tiva）数据库（https://www.oecd.org/sti/ind/ind/measuring-trade-in-value-added.htm＃access），2021年10月16日。作者编译的数据。
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Qucs-S 和 QucsStudio 用于紧凑型设备建模
Xyce 的 Windows 串行（单处理器）版本是在 Cygwin64 下使用静态库编译的。因此，未实施“交钥匙”Verilog-A 模块开发系统。