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优化芯片准备和处理以实现高产量混合芯片到晶圆键合
摘要 混合铜/电介质键合是一种成熟的晶圆对晶圆 (W2W) 键合技术，但将该技术应用于芯片对晶圆 (D2W) 键合却具有挑战性。芯片或晶圆上的极小颗粒可能会导致空隙/非键合区域。用于混合 W2W 的晶圆清洁和激活工艺已经相当成熟，但将其应用于减薄和单片化芯片进行 D2W 键合却非常具有挑战性。为了允许（部分）重复使用现有的晶圆级清洁、计量和激活工艺和设备，我们提出了一个新概念，即在玻璃载体晶圆上对芯片进行单片化、清洁和激活。在完成芯片准备步骤后，直接从载体晶圆上拾取芯片。这种方法不需要额外的拾取和放置步骤，并且避免使用传统的切割胶带。使用这种新方法进行的首次直接电介质 D2W 键合实验显示出非常有希望的键合产量，键合的 50 µm 薄芯片数量众多，完全没有空隙。此外，通过消除切割胶带，减薄晶圆和单个芯片始终由刚性表面支撑，从而实现超薄芯片处理。在本研究中，我们还报告了厚度小于 10 µm 的芯片的处理。关键词载体系统、混合键合、互连、拾取和放置、薄芯片
通孔-中间 TSV 晶圆混合键合中 Cu 突起对连接电阻的影响
摘要 本研究研究了铜突起对连接电阻的影响，作为中通孔硅通孔 (TSV) 晶片混合键合的详细数据。在制备了多个具有不同铜突起量的 Cu TSV 晶片和 Cu 电极晶片并通过表面活化键合方法使用超薄 Si 膜进行键合后，通过四端测量评估了键合晶片的连接电阻（即 TSV、Cu 电极和界面电阻之和）。结果表明，Cu 突起量是中通孔 TSV 晶片与超薄 Si 膜混合键合的关键参数，通过调节 Cu 突起可以在不进行热处理的情况下实现 TSV 和 Cu 电极之间的电连接。关键词 中通孔 硅通孔(TSV) 直接Si/Cu研磨 混合键合I.引言 随着摩尔定律的放缓，带有硅通孔(TSV)[1-6]的三维集成电路(3D-IC)已经成为实现高速、超紧凑和高功能电子系统的可行解决方案。3D-IC在某些电子系统中的接受度越来越高。然而，要将3D-IC技术应用于许多电子系统，需要进一步降低TSV形成成本、实现TSV小型化和提高TSV产量。在各种TSV形成工艺中，中通孔Cu-TSV工艺可以有效减小TSV尺寸并提高TSV产量，因为该工艺易于形成(1)小TSV，并且(2)TSV与多层互连之间的电接触。然而，如果晶圆背面露出的TSV高度变化很大，则可能会发生TSV断裂或接触失效。在之前的研究中，我们提出了一种 Cu-TSV 揭示工艺，包括直接 Si/Cu 研磨和残留金属去除 [7-9]（图 1），以克服这一问题。首先，使用新型玻璃化砂轮进行直接 Si/Cu 研磨，并使用高压微射流 (HPMJ) 对砂轮进行原位清洁。由于非弹性
使用潜在向量表示的晶圆图缺陷模式半监督分类
摘要 —随着半导体设计和制造工艺的全球化，集成电路制造阶段的缺陷检测需求变得越来越重要，在提高半导体产品的产量方面发挥着重要作用。传统的晶圆图缺陷模式检测方法涉及使用电子显微镜进行手动检查以收集样本图像，然后由专家评估缺陷。这种方法劳动密集且效率低下。因此，迫切需要开发一种能够自动检测缺陷的模型来替代手动操作。在本文中，我们提出了一种方法，该方法首先采用预先训练的 VAE 模型来获取晶圆图的故障分布信息。该信息作为指导，结合原始图像集进行半监督模型训练。在半监督训练期间，我们利用师生网络进行迭代学习。本文提出的模型在基准数据集 WM-811K 晶圆数据集上进行了验证。实验结果表明，与最先进的模型相比，该模型具有更高的分类精度和检测性能，满足了工业应用的要求。与原始架构相比，我们取得了显着的性能提升。索引术语——缺陷检测；半监督学习；无监督学习；变异自动编码器
汽车 eWLB（嵌入式晶圆级 BGA）FOWLP 的板级可靠性
随着芯片尺寸的缩小，晶圆级封装 (WLP) 正成为一种有吸引力的封装技术，与标准球栅阵列 (BGA) 封装相比具有许多优势。随着各种扇出晶圆级封装 (FOWLP) 设计的进步，这种先进技术已被证明是一种比扇入 WLP 更理想、更有前景的解决方案，因为它具有更大的设计灵活性，具有更多的输入/输出 (I/O) 和更好的热性能。此外，与倒装芯片封装相比，FOWLP 具有更短、更简单的互连，具有卓越的高频性能。eWLB（嵌入式晶圆级 BGA）是一种 FOWLP，可实现需要更小外形尺寸、出色散热和薄型封装轮廓的应用。它还可能发展成各种配置，并基于超过 8 年的大批量生产，具有经过验证的产量和制造经验。本文讨论了 eWLB 在汽车应用中的强大板级可靠性性能方面的最新进展。将回顾一项实验设计 (DOE) 研究，该研究通过实验结果证明了改进的板内温度循环 (TCoB) 性能。我们计划进行多项 DOE 研究，并准备了测试载体，变量包括焊料材料、阻焊层开口/再分布层 (RDL) 设计的铜焊盘尺寸、铜 (Cu) RDL 厚度和凸块下金属化 (UBM) 以及印刷电路板 (PCB) 上的铜焊盘设计 (NSMD、SMD)。通过这些参数研究和 TCoB 可靠性测试，测试载体通过了 1000 次温度循环 (TC)。菊花链测试载体用于在行业标准测试条件下测试 TCoB 可靠性性能。
最高厚度照片的研究抗Cu的cu后粉状晶圆级包装
ph： +82-041-925-1389电子邮件：yuseon.heo@samsung.com摘要移动设备有限的热预算几乎不允许全速使用高性能应用程序（AP）。但是，由于人工智能技术已迅速应用于移动设备，因此高速和大容量信号处理等需求正在不断增加。因此，控制AP芯片的热量生成成为关键因素，并且有必要开发基于重分配层（RDL）的风扇外套件（FOPKG）结构，该结构不会增加包装的厚度，同时最大程度地提高耗散量的厚度。CU柱的高度在产生可能施加厚的Fopkg的高度正在越来越高，并且在这项研究中，开发了世界上最厚的光孔材料（> 350UM厚度），以生产Cu Post（> 300UM厚度）。研究了光震鼠的光透射率的影响以及根据主聚合物的分子结构的溶解度的影响，以进行厚光构师的光刻过程。基于对这种厚的光质危行为的理解，开发了最佳的液体类型的光蛋白天抗事组成。通过光刻评估基于厚的光片特性，通过实施和CU电镀板进行深孔，以在AP产品设计施加的晶片中获得CPK 1.27的产率。关键字风扇外包装，厚度厚度光抗光毒师，Cu Post取决于对厚光构师的深入理解和实验，可以建立高级研究基础，以增加光孔厚度和更精细的CU后俯仰，以确保散热特征并提高建筑的自由度。
晶圆翘曲和背面冷却条件变化对静电吸盘 (ESC) 性能的影响
在 ESC/BSG 系统中，冷却气体（氦气）的漏流被测量为夹紧性能的标准：大量的 BSG 漏流意味着晶圆未正确夹紧，因此冷却气体未到达晶圆。相反，少量的漏流代表晶圆夹紧良好且冷却效率高。在这种情况下，20 sccm 或以上的氦气流量代表夹紧彻底失败以及工具故障。图 2 显示在“A”和“B”型载体上制备的样品晶圆的冷却气体漏流。在所有施加电压下，弯曲程度较高的晶圆的 BSG 流量最高，漏流值已达到最大值 20 sccm。但是，只要背面冷却气体压力较低，较高电压条件就会消除弯曲对 BSG 流量的影响。换句话说，需要将 BSG 压力降低至约 10 Torr 以下才能夹住弯曲的晶圆，这会导致背面冷却系统的边缘性更严格，并且等离子蚀刻等高温工艺中晶圆过热的可能性更高。
使用晶圆射线示踪剂
摘要：功率转换效率（PCE）是评估太阳能电池的输出特性的主要参数。抗反射涂层（ARC）起着抑制太阳能电池表面的光损失的作用，从而增强了PCE。本文研究了晶体硅（C-SI）太阳能电池上双层抗反射涂层（DLARC）的不同材料。使用PV Lighthouse软件的晶圆射线示踪剂完成模拟硅太阳能电池的总体过程方法。检查了具有不同类型的双层的五个光捕获（LT）方案。c-Si的最大电势光电密度（J MAX）用ARC显示出比参考c-Si（无弧）的J max的改善。lt方案II：SIO 2 /TIO 2产生J Max的最大值，其中该值为42.20 mA /cm 2。这表明方案II具有最高的J MAX增强功能，值为10.01％。这一发现意味着DLARC适用于减少光损失，因此有效地提高了太阳能电池的性能。关键字：光伏，太阳能电池，抗反射涂层，光捕获，射线跟踪1。简介
200 毫米晶圆级集成高性能多晶 MoS 2 薄膜晶体管
在生长过程中，腔体压力和晶圆温度分别保持在 5.0 托和 800 o C。我们采用脉冲注入策略来调节二次成核并实现逐层生长模式。每个反应循环包括 2 分钟所有前体共注入，然后中断前体并清洗 1 分钟，循环时间为 3 分钟。通过五个生长循环获得了晶圆级多晶 MoS 2 薄膜；因此，总生长时间为 15 分钟。
Vishay Siliconix 宣布商业功率 MOSFET（Si2318CDS、Si3424CDV）晶圆制造基地转移
Vishay Siliconix Vishay Electronic GmbH Vishay Intertechnology Asia Pte. Ltd 2585 Junction Avenue, Dr.-Felix-Zandman-Platz 1, 37A Tampines Street 92, #07-01, - - - 美国加利福尼亚州圣何塞 95134 德国塞尔布 D-95100 新加坡，新加坡 528886 电话：+1-408-988-8000 电话：+49-9287-71-0 电话：+65-6788-6668 传真：+1-408-567-8942 传真：+49-9287-70435 传真：+65-6788-0988 - - -
基于二维半导体的Wafer尺度功能电路，并通过机器学习优化的制造
摘要：由对石墨烯的开创性研究触发，已经研究了二维分层材料（2DLM）的家族已有十多年了，并且已经证明了具有吸引力的功能。然而，仍然存在挑战，抑制了高质量的增长和电路水平的整合，而先前研究的结果仍然远远不符合工业标准。在这里，我们通过利用机器学习（ML）算法来评估影响MOS 2顶部门控型晶体管（FET）的电气特性的关键过程参数来克服这些挑战。然后通过ML与网格搜索相结合来指导晶圆尺度的制造过程，以使设备性能（包括移动性，阈值电压和亚阈值秋千）合作。针对MOS 2 FET实施了62级香料建模，并进一步用于构建功能性数字，模拟和光电检测电路。最后，我们介绍了晶圆尺度的测试FET阵列，以及使用行业标准设计流和流程的4位全加法器。总的来说，这些结果在实验中验证了ML辅助制造优化对超硅电子材料的应用潜力。