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World File Search System全加器
田口方法和响应面分析用于设计全加器 S 中的高性能单壁碳纳米管束互连
本研究尝试设计全加器中的高性能单壁碳纳米管 (SWCNT) 束互连。为此，使用 HSPICE 软件中的仿真研究了电路性能，并考虑了 32 纳米技术。接下来，使用田口方法 (TA) 分析了几何参数（包括纳米管直径、束中纳米管之间的距离以及束的宽度和长度）对全加器中 SWCNT 束互连性能的影响。田口灵敏度分析 (TSA) 的结果表明，束长度是影响电路性能的最有效参数（约占功率耗散的 51% 和传播延迟的 47%）。此外，与其他参数相比，纳米管之间的距离对响应的影响很大。此外，响应面法 (RSM) 表明，增加互连长度 (L) 会提高功率耗散的输出。随着互连线宽度 (W) 和碳纳米管直径 (D) 的增加，功耗也增加。减小束中碳纳米管之间的距离 (d) 会导致功耗增加。如果考虑互连线长度和宽度 (L、W) 以及碳纳米管直径 (D) 的参数的最大值以及束中碳纳米管之间距离 (d) 的最小值，则功耗最高。结果还表明，互连线长度 (L) 的增加会增加传播延迟。最后，报告了最佳参数，并使用不同方法 (TA 和 RSM) 比较了优化系统的性能。结果表明，用不同方法预测的全加器中 SWCNT 束互连线最优设计的性能差异小于 6%，根据工程标准是可以接受的。
通过更合乎逻辑的技巧进行数学数字量子计算
摘要 我们扩展了 Deutsch 使用四个正交状态确定逻辑函数映射的算法。利用此算法，我们提出使用十六个正交状态对逻辑函数变量值的所有组合进行并行计算。作为我们算法的一个应用，我们演示了二进制系统中两种典型的算术计算。我们研究了通过量子门控计算操作全加器/半加器的效率。两种典型的算术计算是（1 + 1）和（2 + 3）。典型的算术计算（2 + 3）比其经典装置更快，当我们引入全加器操作时，经典装置需要 4 3 = 64 个步骤。另一个典型的算术计算（1 + 1）比其经典装置更快，当我们仅引入半加器操作时，经典装置需要 4 2 = 16 个步骤。
三独立预测过程设计套件......
然而，目前对基于 TIGFET 的设计的评估依赖于对功率、性能和面积 (PPA) 的近似，而不是传统的基于布局的方法。为了对设计区域进行系统评估，我们在此介绍了一个公开可用的预测过程设计套件 (PDK)，用于 10 纳米直径的硅纳米线 TIGFET 设备。这项工作包括一个 SPICE 模型和完整的定制物理设计文件，包括一份设计规则手册、一份设计规则检查和用于 Calibre® 的布局与原理图平台。我们通过实现基本逻辑门和全加器来验证设计规则，并将提取的指标与 FreePDK15nm TM PDK 进行比较。我们分别表明，在 XOR 门和 1 位全加器设计的情况下，面积减少了 26% 和 41%。通过差分功率分析研究支持此 PDK 在硬件安全优势方面的应用。
具有高效金字塔加法器结构的 Braun 乘法器的算术应用实现
tmohanrao2020@gmail.com 摘要：乘法器在信号处理和基于 VLSI 的环境应用中起着关键作用，因为与其他设备相比，它消耗更多的功耗和面积。在实时应用中，功率和面积是重要参数。乘法器是必不可少的组件，因为与任何其他元件相比，它占用较大的面积并消耗更多的功耗。我们有很多加法器来设计乘法器。在本文中，使用金字塔加法器，它使用半加器和全加器来提高速度并减少乘法器中使用的门数量，但延迟并没有显着减少。如果我们用 XNOR 和 MUX 代替普通的半加器和全加器来修改金字塔加法器，那么与普通的 16 位加法器相比，这种金字塔加法器使用的门更少，延迟也更少。金字塔加法器中 XNOR 和 MUX 的使用减少了延迟，因为 MUX 功能仅在输入中选择输出。使用这种金字塔加法器可以大大减少乘法器延迟。关键词：MUX，FPGA，DSP，加法器，2.1块，2.2块
第一学期和第二学期 BCA 课程大纲
组合电路-半加器和全加器，触发器-SR触发器、D触发器、JK触发器、T触发器，序贯电路-触发器输入方程、状态表、状态图和问题。数字元件：集成电路，解码器-3到8线解码器，NAND门解码器，八进制到二进制编码器，多路复用器-4到1线多路复用器，寄存器-带并行负载的4位寄存器，移位寄存器-带并行负载的双向移位寄存器，二进制计数器-4位同步二进制计数器。
使用 IBM 量子计算机设计 4 量子位乘法器的量子电路
本文介绍了 IBM 量子计算机中利用可逆逻辑门设计快速高效乘法器的方法。为了设计乘法器，设计了高效的二进制半加器和全加器用于加法过程。这些设计的实现和仿真是在 IBM 建立的云应用程序上完成的。这些设计针对不同输入的结果以图表的形式显示，显示了概率。与任何软件中的模拟输出相比，输出速度都非常快。最后，结果证实，所提出的加法器和乘法器设计降低了复杂性，输出高效，且不影响延迟。
量子半加器的设计与实现及...
量子机器学习是量子计算和经典机器学习的结合。它有助于解决一个领域到另一个领域的问题。量子计算能力有利于以更快的速度处理大量数据。在这方面，量子计算能力有利于以更快的速度处理如此庞大的数据。经典机器学习是试图在数据中寻找模式并使用这些模式来预测未来事件。另一方面，量子系统产生的典型模式是经典系统无法产生的，从而假设量子计算机可能在机器学习任务上超越经典计算机。因此，这项工作的全部动机是使用量子力学理解和分析半加器和全加器电路设计。关键词：量子，IBMQ
用于计算和人工智能的集成光子学
基于直接逻辑的电子-光子计算架构利用电子学和光子学的优点，在光学数字计算中得到广泛探索。一个典型的例子是提出的电子-光子算术逻辑单元 (EPALU)，其中包括 20 Gb/s 光学全加器的实验演示 [1]。EPALU 中的其他逻辑电路，如数字比较器 [3] 和解码器 [4]，也经过设计，具有高速 (20 Gb/s) 实验演示。这些集成光子数字计算电路具有可扩展性，能够处理更大位宽的输入，例如 64 或 128 位数据。此外，EPALU 的构建模块结合了波分复用 (WDM)，以提高光学数字计算电路的面积效率。性能分析表明，EPALU 可以以超过 20 Gb/s 的速度运行，能源效率比基于晶体管的电气对应物高出一到两个数量级。
描述由组合标准单元和处理器逻辑路径制成的 1.2V 65nm CMOS 振荡器中的 BTI 和 HCD
摘要 — 偏置温度不稳定性 (BTI) 和热载流子退化 (HCD) 是主要的老化机制，经常通过晶体管测量或基于反相器 (INV) 的环形振荡器 (RO) 测量进行研究。然而，大规模数字电路通常用标准单元（如逻辑门）制造。在可靠性模拟流程中（例如，基于 SPICE 的标准单元特性与退化晶体管）必须对标准单元做出许多假设（例如负载电容、信号斜率、老化模型的不确定性等），并且可能导致较高的模拟不确定性。在这项工作中，我们建议用硅中的标准单元振荡器测量来验证这种标准单元特性。为此，我们提出以下新颖的贡献：1）首次基于从处理器中提取的逻辑路径对异构振荡器（一个 RO 中的多种不同单元类型）进行 BTI 和 HCD 测量。 2） 第一项工作探索了 BTI 和 HCD 对包含组合标准单元的振荡器的影响，即包含多个逻辑门的单个单元（例如与-或-反相器 (AOI) 单元和或-与-反相器 (OAI)）和执行复杂操作（例如全加器）的单元。