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NIST 和 NQI 的更新
晶圆处理 湿法清洗 溶剂清洗 Piranha 溶液 RCA 清洗 光刻 离子注入 干法蚀刻 湿法蚀刻 等离子灰化 热处理 快速热退火 炉退火 热氧化 化学气相沉积 (CVD) 物理气相沉积 (PVD) 分子束外延 (MBE) 电化学沉积 (ECD) 化学机械平坦化 (CMP) 晶圆测试 晶圆背面研磨 芯片制备 晶圆安装 芯片切割 IC 封装 芯片附着 IC 键合 引线键合 热超声键合 倒装芯片 晶圆键合 胶带自动键合 (TAB) IC 封装 烘烤 电镀 激光打标 修整和成型 IC 测试
功率器件 | 提高生产率和产量
在背面金属化之前，晶圆会被减薄，因为基板是设备的功能部分。300 毫米/12 英寸晶圆要么减薄到约 200 微米厚，要么遵循所谓的 Taiko 晶圆研磨原理。在后一种情况下，硅晶圆由一个外部 Taiko 环和减薄的硅膜组成。对于 300 毫米/12 英寸晶圆，该膜会根据设备电压等级减薄到 60、90 或 120 微米。薄基板的热容量低，因此需要严格控制工艺温度。沉积过程中的温度对固有薄膜应力有显著影响。为了最大限度地减少晶圆弯曲，必须最大限度地减少金属层堆栈引入的应力。CLUSTERLINE® 采用特殊的卡盘设计，可控制晶圆温度而不会损坏正面。在标准应用中，使用凹陷卡盘配置。在这种经典设计中，晶圆在沉积过程中位于外环上，从而防止与设备表面接触。然而，尽管凹陷式卡盘是一种经济高效的解决方案，但由于缺乏主动卡盘，热耦合受到限制。因此，对于需要更严格温度控制的应用，独特的 BSM-ESC（用于背面金属化的静电卡盘）是首选。
5G、AI 和 IoT 设备受益于最新的双层材料
先进晶圆级封装的一个重要方面是使用临时晶圆键合 (TWB) 材料和工艺，使部分处理过的晶圆即使在极高的温度和高真空条件下也能承受各种后续步骤。如果要求他们描述能够节省时间和金钱同时保持最佳性能的“理想” TWB 材料解决方案，许多制造商会要求使用可以在室温下应用和键合的材料，并且可以在热压键合 (TCB) 步骤中操作减薄晶圆时提供保护。这些材料还应具有足够的柔韧性，以支持不同的固化选项，同时保持设备功能的完整性。同时，材料应能够使用各种分离技术将减薄晶圆从载体上分离。
美国国家半导体公司及其位于格里诺克的首个晶圆制造区
连接世界的硅集成电路制造半导体芯片在概念上很简单。硅是基本的半导体，你必须在不同区域改变它地电气特性才能制造二极管、电阻器和晶体管。通过定义想要改变的地方，然后只改变这个区域，然后定义想要改变的另一个区域并进行改变，依此类推。这可以重复十到二十次。定义过程称为“掩蔽”，硅改变过程称为“扩散”。所有这些都是在晶圆制造区完成的，1971 年的晶圆是一个圆形、薄的 3 英寸硅盘。在晶圆制造区，你会穿着特殊的衣服来保护晶圆不被你伤害，而不是你被晶圆伤害。必须将污染水平保持在非常低的水平才能使电路正常工作。
UNIT-I 集成电路技术简介-MOS、PMOS、NMOS、...
氧化是将晶圆上的硅转化为二氧化硅的过程。硅和氧的化学反应在室温下就开始了，但在形成非常薄的天然氧化膜后停止。为了获得有效的氧化速率，晶圆必须在高温下放入有氧气或水蒸气的炉子中。二氧化硅层用作高质量绝缘体或离子注入的掩模。硅形成高质量二氧化硅的能力是硅仍然是 IC 制造中的主要材料的重要原因。氧化技术 1. 将清洁的晶圆放置在晶圆装载站中，然后将干氮 (N2) 引入腔室。当炉子达到所需温度时，氮气可防止发生氧化。
通过控制衬底偏离角来改善垂直 GaN-on-GaN 功率开关器件的晶圆级均匀性
2 法政大学 关键词：GaN-on-GaN、肖特基势垒二极管、均匀性、光致发光、功率器件 摘要 为了大规模生产 GaN-on-GaN 垂直功率器件，n 漂移层在 10 15 cm 3 范围内的净施主浓度 ND NA 的晶圆级均匀性是一个重要因素，因为它决定了击穿电压 VB 。在本研究中，我们通过控制 GaN 衬底的偏角展示了 GaN 肖特基势垒二极管晶圆级均匀性的改善。通过 MOVPE 在具有各种偏角和偏差的独立 GaN 衬底上生长外延结构。使用电容电压测量（C V）、光致发光（PL）和二次离子质谱（SIMS）仔细分析了 ND NA 的变化。与碳有关的NA变化导致了NDNA的不均匀性，而这与晶圆的衬底偏角有关。通过最小化偏角的变化可以提高NDNA的均匀性。引言在GaN衬底上制造的垂直结构GaN功率开关器件对于高效功率转换系统很有前景，因为这些器件提供极低的导通电阻（R on）和高击穿电压（VB）[1-3]。减少对器件成品率和可靠性致命的致命缺陷是一个重要问题。GaN-on-GaN二极管初始故障机理已有报道[4]，其中具有外延坑的二极管在非常低的反向电压下表现出严重击穿。此外，最近有报道称表面粗糙度会影响可靠性[5]。在使用金属有机 (MO) 源引入碳 (C) 杂质时，n 漂移层中的净施主浓度必须控制在 10 15 cm3 范围内才能获得高 VB [6]。通过低施主含量，可以在负偏置条件下抑制 pn 或肖特基界面处的峰值电场 [7, 8]。然而，关于垂直 GaN-on-GaN 器件中净施主浓度的晶圆级均匀性的报道很少。
采用 SI 和 GE 模板的无切口晶圆方法，用于 SI、GE 和 III-V 外延
摘要：我们致力于将 CZ 晶片转移到具有多孔分离层的可重复使用衬底上的外延生长 Si 和 Ge 晶片（“无切口晶片”），以减少材料和能源消耗。我们报告了将无切口晶片方法应用于 Si 和 Ge 晶片的进展。对于 Si，多年来，我们在自制的 CVD 反应器（“RTCVD”）中开发模板和外延生长晶片（SiEpiWafers），现在使用新的微电子 CVD 反应器（“PEpi”）将它们的质量提升到一个新的水平，这使我们能够生长具有可调厚度和掺杂水平（n 型和 p 型）的 6 英寸和 156x156 mm²（M0）外延 Si 晶片。在第一次测试运行中，我们实现了高达 840 µs 的生长寿命和约 10% 的总厚度变化。对于 Ge，我们成功开发并理解了多孔层堆栈，从而获得了 4 英寸可拆卸 Ge 模板，用于未来的 Ge 或 III-V 外延生长。
采用面对面晶圆键合技术的三维堆叠高性能商用微处理器的热分析
摘要 — 3D 集成技术在半导体行业得到广泛应用，以抵消二维扩展的局限性和减速。高密度 3D 集成技术（例如间距小于 10 µ m 的面对面晶圆键合）可以实现使用所有 3 个维度设计 SoC 的新方法，例如将微处理器设计折叠到多个 3D 层上。但是，由于功率密度的普遍增加，重叠的热点在这种 3D 堆叠设计中可能是一个挑战。在这项工作中，我们对基于 7nm 工艺技术的先进、高性能、乱序微处理器的签核质量物理设计实现进行了彻底的热模拟研究。微处理器的物理设计被分区并以 2 层 3D 堆叠配置实现，其中逻辑块和内存实例位于不同的层（逻辑位于内存上的 3D）。热仿真模型已校准到采用相同 7nm 工艺技术制造的高性能、基于 CPU 的 2D SoC 芯片的温度测量数据。模拟并比较了不同工作负载条件下不同 3D 配置的热分布。我们发现，在不考虑热影响的情况下以 3D 方式堆叠微处理器设计会导致在最坏情况下的功率指示性工作负载下，最高芯片温度比 2D 芯片高出 12°C。这种温度升高会减少在需要节流之前运行高功率工作负载的时间。但是，逻辑在内存上分区的 3D CPU 实现可以将这种温度升高降低一半，这使得 3D 设计的温度仅比 2D 基线高 6°C。我们得出结论，使用热感知设计分区和改进的冷却技术可以克服与 3D 堆叠相关的热挑战。索引术语 —3D 堆叠、面对面、热