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World File Search System导通状态
正确且有效的表征技术...
器件参数。1 这些参数可分为两大类：决定器件导通状态下性能的参数和决定器件关断状态下性能的参数。表 1 列出了 Keithley SMU 仪器支持的几种功率半导体器件的常见导通状态和关断状态参数。许多测试涉及使用多台 SMU 仪器。Keithley 的 ACS Basic Edition 软件通过管理测试系统中所有 SMU 仪器的配置和数据收集来简化测试配置。与通用启动软件不同，ACS Basic Edition 专为半导体器件特性分析而设计，包含一个测试库；用户可以专注于测试和器件参数，而不是 SMU 仪器配置。本说明中包含的测试结果是使用 ACS Basic Edition 软件获得的，该软件包含在我们的 PCT 配置中。
针对 130nm 至 28nm CMOS 节点的新型断态 TDDB 建模
在保证速度性能和低功耗要求的超短通道 CMOS 节点中，TDDB 仍然是一个关键的可靠性问题。在交流射频信号操作期间，“关断状态”与“导通状态”模式依次发生，从低频（kHz）到极高频范围（GHz）[1-2]。即使“关断状态”应力通常以比“导通状态”应力更小的速率降低器件性能，但它可能成为器件在射频域和毫米波应用中运行的限制因素，在毫米波应用中，电源电压 V DD 通常是逻辑应用中使用的电源电压的两倍。不仅器件参数漂移可能变得显著，而且还可能触发栅极-漏极区域的硬击穿（BD）。因此，准确评估关断状态 TDDB 的可靠性并深入了解器件级的磨损机制至关重要，因为可以在 28nm FDSOI CMOS 节点的漏极（图 1a、c）和栅极（图 1b、d）电流上观察到击穿事件。由于空穴和电子的碰撞电离 (II) 阈值能量和能垒高度不同，因此导通或关断状态下热载流子 (HC) 的产生及其 V GS / V DS 依赖性在 N 沟道和 P 沟道中明显不同[3] 。通过低栅极电压下的 HC 敏感性对 P 沟道和 N 沟道进行了比较[4]，重点关注注入载流子效率，一方面主要考虑导通状态下的热载流子退化 (HCD) 下的 P 沟道侧，另一方面考虑关断状态下的 N 沟道侧，因为热空穴注入引起的损伤和 BD 敏感性更大。这意味着高能 HC 可能在关断模式下在栅极-漏极区域触发 BD 事件[5-6]，与热空穴效率有关[7] 。
一种具有增强驱动能力的新型沟槽型三栅极晶体管
摘要 — 本文介绍了 40 nm 嵌入式非易失性存储器技术中新型高密度三栅极晶体管的设计、实现和特性。深沟槽用于集成与主平面晶体管并联的两个垂直晶体管。由于内置沟槽，所提出的制造工艺增加了晶体管的宽度，而不会影响其占用空间。平面 MOS 结构的电压/电流特性与新型三栅极晶体管的特性进行了比较。新架构提供了改进的驱动能力，导通状态漏极电流是其等效标准 MOS 的两倍，并具有较低的阈值电压，适用于低压应用。最后，在工作电压范围内验证了栅极氧化物和结的可靠性。索引术语 — 多栅极晶体管、MOS 器件、沟槽晶体管、驱动能力、闪存。
CoolSiC™ MOSFET 栅极驱动电压指南...
通过在各种开关条件下进行长期测试，研究了英飞凌 CoolSiC™ MOSFET 的这种现象的特点。数据显示，开关应力会导致 V GS(th) 随时间缓慢增加。然而，无论选择何种参数，都从未观察到由开关引起的负 V GS(th) 漂移。在相同工作条件下承受应力的不同器件的 V GS(th) 漂移值相似。阈值电压 V GS(th) 的增加会降低 MOS 沟道过驱动 (V GS(on) – V GS(th) )，因此可以观察到沟道电阻 (R ch ) 的增加。这种现象在公式 [1] 中描述，其中 L 是沟道长度，W 是沟道宽度，μ n 是自由电子迁移率，C ox 是栅极氧化物电容，V GS(on) 是正导通状态栅极电压，V GS(th) 是器件的阈值电压 [2]。
CA9306 双双向 I2C 总线和 SMBus 电压...
CA9306 器件是带有使能输入的双双向 I 2 C 和 SMBus 电压电平转换器，可在 1.2V 至 3.3VV REF1 和 1.8V 至 5.5VV REF2 的范围内工作。CA9306 器件允许在无需方向引脚的情况下在 1.2V 和 5V 之间进行双向电压转换。开关的低导通电阻 (RON) 允许以最小的传播延迟进行连接。当 EN 为高电平时，转换器开关处于导通状态，SCL1 和 SDA1 I/O 分别连接到 SCL2 和 SDA2 I/O，从而允许端口之间的双向数据流。当 EN 为低电平时，转换器开关处于关闭状态，端口之间存在高阻抗状态。CA9306 器件可用于将 400kHz 总线与 100kHz 总线隔离，方法是控制 EN 引脚在快速模式通信期间断开较慢的总线，并进行电压转换。可用封装：MSOP-8、DFN3x4-8、DFN2x3-8 封装。
具有近 20 mA 电流的全栅极 In2O3 纳米带 FET ...
摘要—在这项工作中，我们展示了原子层沉积 (ALD) 单通道氧化铟 (In 2 O 3 ) 栅极环绕 (GAA) 纳米带场效应晶体管 (FET)，该晶体管采用了后端制程 (BEOL) 兼容工艺。在 In 2 O 3 GAA 纳米带 FET 中，实现了 19.3 mA/µ m（接近 20 mA/µ m）的最大导通电流 (I ON ) 和 10 6 的开/关比，其通道厚度 (T IO ) 为 3.1 nm，通道长度 (L ch ) 为 40 nm，通道宽度 (W ch ) 为 30 nm，介电 HfO 2 为 5 nm。采用短脉冲测量来减轻超薄通道层中流动的超高漏极电流引起的自热效应。 In 2 O 3 FET 获得的创纪录高漏极电流比任何传统单通道半导体 FET 高出约一个数量级。这种非凡的漏极电流及其相关的导通状态性能表明 ALD In 2 O 3 是一种有前途的氧化物半导体通道，在 BEOL 兼容单片 3D 集成方面具有巨大的发展机会。
超大规模集成电路设计中的漏电功率恢复方法综述
关键词：工程变更单 (ECO)、状态相关泄漏功率、总负松弛 (TNS)、亚阈值泄漏功率。1. 引言无线通信设备、网络模块设计模块的主要性能参数是最小化功率。另一方面，更高的性能、良好的集成度、动态功耗是推动 CMOS 器件缩小尺寸的一些参数。随着技术的缩小，与动态功耗相比，漏电流或漏功率急剧增加。静态功耗增加的主要原因是漏功率，它涉及许多因素，如栅极氧化物隧穿泄漏效应、带间隧穿 (BTBT) 泄漏效应和亚阈值泄漏效应 [1]。器件在电气和几何参数方面的差异，例如栅极宽度和长度的变化，会显著影响亚阈值漏电流 [2]。某些泄漏元素包括漏极诱导势垒降低 (DIBL) 和栅极诱导漏极泄漏 (GIDL) 等，[3]。 65 nm 及以下 CMOS 器件最重要的漏电来源是：栅极位置漏电、亚阈值漏电和反向偏置结处 BTBT 引起的漏电。电压阈值的降低会导致亚阈值电流的增加，这允许在电压下降的帮助下保持晶体管处于导通状态。由于缩放