本文介绍了基于MOSFET晶体管的零偏置功率探测器的设计和表征,该晶体管从ST-Microelectronics中集成了SIGE 55 nm BICMOS技术。电路的工作频带位于(38-55)GHz范围内,致力于优化5G设备中的功耗。使用该技术中可用的三个NMO类别(GP,LP,HPA),目的是根据不同的NMOS类别设计多个检测器,以比较其性能。此外,设计了基于6 LP晶体管的堆栈的检测器,以增加动态范围。与最近的工作相比,HPA检测器的性能非常好,噪声等效功率值(NEP)3.8 PW/√和67 dB的大动态范围。这些检测器的提取的电压灵敏度值在(850-1400)v/w之间显示了与仿真结果的良好协议。
其他技能:‐ 了解晶体管和晶体管放大器(MOS、双极型)的小信号模型; - 了解晶体管放大器静态工作点的晶体管偏置电路; - 识别反馈电路的结构、反应的符号、负反应的基本方程; - 了解基本电子电路的结构、工作原理和分析方法:带有一个晶体管的基本放大器、带有晶体管的逻辑电路、电流源和镜像、线性稳压器、正弦和非正弦信号发生器、功率放大器、带有运算放大器的其他电路。 - 基本电子电路的(重新)设计; - 分析并通过实验确定基本电子电路的参数。 - 使用电子实验室仪器; - 使用电子实验室组件; - 连接电子实验室仪器和实验装置,进行基本电子电路的实验研究; - 记录和分析实验获得的数值数据。横向技能
CMOS 技术的巨大成功以及由此带来的信息技术进步,无疑归功于 MOS 晶体管的微缩。三十多年来,MOS 晶体管的集成度和性能水平不断提高。随后,为了提供功能更强大的数字电子产品,MOSFET 的制造尺寸越来越小、密度越来越高、速度越来越快、成本越来越低。近年来,微缩速度不断加快,MOSFET 栅极长度已小于 40 纳米,器件已进入纳米世界(图 1)[1]-[2]。所谓的“体”MOSFET 是微电子技术的基本和历史性关键器件:在过去三十年中,其尺寸已缩小了约 10 3 倍。然而,体 MOSFET 的缩放最近遇到了重大限制,主要与栅极氧化物(SiO 2 )漏电流 [3]-[4]、寄生短沟道效应的大幅增加以及迁移率急剧下降有关 [5]-[6],这是由于高度掺杂的硅衬底正是为了减少这些短沟道效应而使用的。
未来(钟形视觉):新的和变革性的逻辑,内存和互连技术,通过互连晶体管的多样性和集成的电路组件来克服不可避免的CMO的传统维度缩放缩放,从而模糊了什么是芯片和芯片的差异。
课程目标 - 熟悉基于CMOS技术的集成电路设计原理和技术 - 初步熟悉CMOS集成电路的制造工艺 - 初步熟悉CMOS晶体管的物理原理 - CMOS放大器的分析与解析 - 差分放大器和有源负载 - 运算放大器的设计 - 掌握集成电路仿真
- 解释电信号和电子系统的概念。 - 识别电子设备的一般特性。 - 分析和设计带有二极管的简单电路。 - 分析和设计具有 BJT 和 MOSFET 晶体管的简单电路。 - 分析和设计带有运算放大器和比较器的简单电路。 - 使用低复杂度的模拟集成电路。
自20世纪40年代问世以来,晶体管就不断改变着我们的生活。作为逻辑门和集成电路(芯片)的核心元件,晶体管无疑在推动计算机、智能手机、平板显示器、物联网乃至所有电子或电气系统的发展方面发挥着无与伦比的作用。过去几十年来,主流晶体管通常由硅材料和金属氧化物等无机半导体制成,有利于实现高迁移率、快速开关速度和优异的稳定性。因此,硅晶体管和金属氧化物半导体场效应晶体管被广泛应用于电子应用。然而,尽管这些晶体管的制造规模要小得多以满足摩尔定律的预测,但它们却非常坚硬,并且几乎接近速度和功耗的基本极限。由于未来对具有机械灵活性/坚固性和低功耗的晶体管的需求,功能材料、设备配置和集成处理技术的创新以促进从刚性设备到柔软、耐用和生物相容性的设备的演变势在必行。1
摘要:随着晶体管的深度扩展和复杂的电子信息交换网络的发展,超大规模集成电路(VLSI)对性能和功耗提出了更高的要求。为了满足海量数据处理的需求和提高能效,仅提高晶体管的性能是不够的。如果数据线的容量没有相应增加,超高速微处理器也是无用的。同时,传统的片上铜互连已达到其电阻率和可靠性的物理极限,可能不再能跟上处理器的数据吞吐量。作为潜在的替代品之一,碳纳米管(CNT)已引起人们的广泛关注,有望成为未来新兴的片上互连,并有望探索新的发展方向。本文重点研究了当前片上互连的电气、热学和工艺兼容性问题。我们从不同的互连长度和硅通孔(TSV)应用的角度回顾了基于CNT的互连的优势、最新发展和困境。