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基于纠错码的片上网络缓冲区保护优化
集成电路制造的最新技术需要一种通信架构，例如片上网络 (NoC)。NoC 缓冲器易受多单元翻转 (MCU) 的影响。此外，随着技术的缩小，MCU 的概率也会增加。因此，在 NoC 缓冲器中应用纠错码 (ECC) 可能成为解决可靠性问题的一种方法，尽管这会增加设计成本并需要具有更高存储容量的缓冲器。这项工作评估了两种 NoC 缓冲器数据排列模型，这些模型受三种类型的 ECC 保护，可保护存储信息，并与其他解决方案相比减少面积使用和功耗。我们通过将模型应用于三种类型的 ECC 并测量缓冲区面积、功率开销和错误覆盖率来评估容错 NoC 缓冲区方案的性能。实验结果表明，使用优化模型可保持 MCU 的可靠性，同时分别减少约 25% 和 30% 的面积消耗和功耗。
通过控制表面粗糙化增强片上集成微型超级电容器的电极沉积
摘要：集成能量收集器的片上微型超级电容器 (MSC) 对开发自供电无线传感器系统具有巨大潜力。然而，MSC 的传统制造技术与半导体制造技术不兼容，其中最显著的瓶颈是电极沉积技术。利用旋涂技术进行电极沉积已显示出在硅基板上提供多个互补金属氧化物半导体 (CMOS) 兼容 MSC 的潜力。然而，它们在基板上的电化学性能和产量有限一直是阻碍其后续集成的挑战。我们报告了一种简单的表面粗糙化技术，用于提高晶片产量和 CMOS 兼容 MSC 的电化学性能，特别是对于还原氧化石墨烯作为电极材料。在晶片基板上沉积并退火一层 4 纳米的铁层以增加表面粗糙度。与标准的非粗糙 MSC 相比，表面粗糙度的增加使电极厚度增加 78%，质量保持率提高 21%，旋涂电极的均匀性提高 57%，并且在 2 英寸硅基板上工作器件的产量高达 87%。此外，这些改进直接转化为更高的电容性能，并具有增强的速率能力、能量和功率密度。这项技术使我们更接近于在片上无线传感器电子设备的自供电系统中完全集成的 CMOS 兼容 MSC。
金属涂层晶片上六方氮化硼的化学气相沉积及电阻开关器件的无转移制造
在电子设备结构中引入层状二维 (2D) 材料是提升电子设备性能和提供附加功能的一种有趣策略。例如，石墨烯（导电性）已用作电容器 [ 1 ] 和电池 [ 2 ] 中的电极，而过渡金属二硫属化物 (TMD)，例如 MoS 2 、 WS 2 和 WSe 2（半导体性），常用作场效应晶体管 (FET) 和光电探测器 [ 3 – 5 ] 中的沟道。六方氮化硼 (h-BN) 是由 B 和 N 原子排列成 sp 2 六方晶格的二维层状材料，其带隙为 5.9 eV [ 6 ]。因此，h-BN 是一种电绝缘体，并且在许多不同的应用中非常有用。到目前为止，h-BN 已被证明是一种非常可靠的 FET 栅极电介质，并且能够比高 k 电介质更好地抵抗电应力 [7,8]，因为
在低温温度下片上片上超高Q语音谐振器
长寿高频声子对于从光学机械到新兴量子系统的应用都是有价值的。对于科学和技术影响，我们寻求高性能振荡器，这些振荡器为芯片尺度整合提供了途径。共聚焦散装声波谐振器已显示出在低温温度下在结晶介质中支持长寿命的声子模式的巨大潜力。到目前为止，这些设备已经具有CM尺寸的宏观尺寸。但是，当我们将这些振荡器推向高频时，我们有机会从根本上减少足迹，作为经典和新兴的量子技术的基础。在本文中，我们介绍了新颖的设计原理和简单的微加工技术，以创建高性能的碎屑尺度共聚焦散装声波的声波，以各种晶体材料。We tailor the acoustic modes of such resonators to efficiently couple to light, permitting us to perform a non-invasive laser- basedphononspectroscopy.Usingthistechnique,wedemonstrateanacoustic Q -factor of 2.8 × 10 7 (6.5 × 10 6 ) for chip-scale resonators operating at 12.7 GHz (37.8 GHz) in crystalline z - 在低温温度下切开石英（x -Cut硅）。©2018作者。所有文章内容（除非另有说明，否则都将根据创意共享归因（cc by）许可（http://creativecommons.org/licenses/4.0/）获得许可。https://doi.org/10.1063/1.5026798
COE838 片上系统设计
• 课程大纲 http://www.ee.ryerson.ca/undergraduate/dcd/coe838.html http://www.ee.ryerson.ca/~courses/coe838/ • 要获得的关键知识：片上系统 (SoC) 架构和 SoC IP 核（ARM Cortex、Nios-II 和其他核）、SoC 建模和硬件/软件协同规范、硬件软件协同综合和 SoC 的架构探索、片上网络和片上互连结构（如 AMBA、Avalon）、使用可编程芯片上的系统进行 SoC 原型设计、多核架构和嵌入式片上系统、真实 SoC 及其应用的案例研究。 • 需要掌握的关键技能基于 SystemC 的片上系统仿真和软硬件协同规范、片上系统原型设计的 CAD 工具、实验室和课程项目均采用 Quartus-II 和 SOPC（可编程芯片系统）构建工具。 • 潜在职业 ASIC 设计师、嵌入式系统设计工程师、计算机系统工程师、系统集成工程师、SoC 设计工程师、嵌入式系统测试工程师…… • 潜在雇主 Advanced Micro Devices、DALSA、加拿大原子能公司（AECL）、PMC-Sierra、Research-in-Motion、ST Microelectronics、IBM Canada…… • 研究生学习瑞尔森大学、多伦多大学、滑铁卢大学、UBC、麦吉尔大学、卡尔加里大学、艾伯塔大学等拥有强大的 SoC 设计、嵌入式系统、微系统和先进计算机架构研究生课程。
基于片上网络架构的设计... - arXiv
片上网络概念是当前和未来片上系统 (SoC) 复杂性的直接产物。事实上，同一芯片的内核数量成倍增加会导致内部信号通信问题。传统总线无法管理过多内核和过多信号。此外，这些信号在功能（控制、数据和地址）、速度（内部内核的不同吞吐量）方面可能是异构的，我们在这里讨论的是多个时钟域，或者最重要的是优先级。不幸的是，经典的总线架构（如多主多从配置）无法有效应对此类系统的众多复杂性和异构性。在 21 世纪，Luca Benini 和 Giovanni De Micheli [1] 引入了 NoC 范式。由于担心未来的 SoC 及其复杂性可能无法与传统总线完全兼容，许多研究人员对 NoC 进行了各种研究 [2- 12]。有关该领域的研究可分为 3 个主轴或级别，即网络、连接和系统级 [13]。通过提出一种新的架构，我们可以将我们的工作归类为网络级 [14, 15]。但是，当我们稍后讨论策略时，我们将解释这也与连接和系统级别有关。本文是在我们最近对使用 AFDX 协议作为片上网络进行调查之后发表的 [16]。事实上，我们已经解释了我们的策略以及 AFDX 协议对我们设计 NoC 的启发。在本文中，我们概述了所需的NOC架构（开关和最终系统），并在此工作阶段介绍快捷方式的想法。
nRF24LE1 - 超低功耗无线系统片上解决方案
日期 版本 说明 2009 年 3 月 1.2 更新了图 33.、图 34. 和表 35. 。2009 年 9 月 1.3 添加了表 93。更新了 BOM、表 28.、表 29.、表 34.、表 46.、表 53.、表 61.、表 87.、表 101.、表 113.、表 115.、第 6.3.4.1、9.1、9.3 13.3.3、29.1.2、29.2.2、29.3.2 和 30.1 节。简化了二进制数的书写方式和寄存器位的表示方式。2010 年 4 月 1.4 更新了图 9.、图 10.、图 30.、注意：第 87 页、图 46.、图 51. 和图 52。更新了第 2.1 节、第 12.3 节、第 13.3.1 节、表 14.、表 15.、表 27.、表 58.、表 111.、表 114. 和表 115。更新了第 29 章中的 BOM 信息。2010 年 7 月 1.5 更新了第 77 页的 6.3.5.1、第 109 页的表 57、第 111 页的表 58、第 150 页的表 88 和第 176 页第 24 章中的人体模型类。2010 年 8 月 1.6 添加了 RoHS 声明并更新了第 150 页的表 88。