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铁电铪-氧化锆基金属-氧化物-半导体结构中界面氧化物层的远程除氧
摘要：HfO 2 中铁电性的发现引起了人们对其在存储器和逻辑中的应用的极大兴趣，因为它具有 CMOS 兼容性和可扩展性。使用铁电 HfO 2 的器件正在被研究；例如，铁电场效应晶体管 (FEFET) 是下一代存储器技术的主要候选者之一，因为它具有面积小、能效高和运行速度快等优点。在 FEFET 中，铁电层沉积在 Si 上，界面处不可避免地会形成厚度约为 1 nm 的 SiO 2 层。该界面层 (IL) 增加了切换极化和写入存储器所需的栅极电压，从而增加了操作 FEFET 所需的能量，并使该技术与逻辑电路不兼容。本研究结果表明，铁电 Hf 0.5 Zr 0.5 O 2 基金属氧化物半导体 (MOS) 结构中的 Pt/Ti/薄 TiN 栅极电极可以远程清除 IL 中的氧气，将其减薄至约 0.5 纳米。IL 的减少显著降低了铁电极化切换电压，同时剩余极化强度增加约 2 倍，极化切换突变度增加约 3 倍，这与密度泛函理论 (DFT) 计算结果一致，该计算模拟了 IL 层在栅极堆栈静电中的作用。剩余极化强度和极化切换突变度的大幅增加与清除过程中的氧扩散相一致，氧扩散减少了 HZO 层中的氧空位，从而使部分 HZO 晶粒的极化脱钉扎。关键词：铁电性、远程清除、夹层、EOT 减少、极化■ 介绍
铁电铪-氧化锆基金属-氧化物-半导体结构中界面氧化物层的远程除氧
摘要：HfO 2 中铁电性的发现引起了人们对其在存储器和逻辑中的应用的极大兴趣，因为它具有 CMOS 兼容性和可扩展性。使用铁电 HfO 2 的器件正在被研究；例如，铁电场效应晶体管 (FEFET) 是下一代存储器技术的主要候选者之一，因为它具有面积小、能效高和运行速度快等优点。在 FEFET 中，铁电层沉积在 Si 上，界面处不可避免地会形成厚度约为 1 nm 的 SiO 2 层。该界面层 (IL) 增加了切换极化和写入存储器所需的栅极电压，从而增加了操作 FEFET 所需的能量，并使该技术与逻辑电路不兼容。本研究结果表明，铁电 Hf 0.5 Zr 0.5 O 2 基金属氧化物半导体 (MOS) 结构中的 Pt/Ti/薄 TiN 栅极电极可以远程清除 IL 中的氧气，将其减薄至约 0.5 纳米。IL 的减少显著降低了铁电极化切换电压，同时剩余极化强度增加约 2 倍，极化切换突变度增加约 3 倍，这与密度泛函理论 (DFT) 计算结果一致，该计算模拟了 IL 层在栅极堆栈静电中的作用。剩余极化强度和极化切换突变度的大幅增加与清除过程中的氧扩散相一致，氧扩散减少了 HZO 层中的氧空位，从而使部分 HZO 晶粒的极化脱钉扎。关键词：铁电性、远程清除、夹层、EOT 减少、极化■ 介绍
使用 HNG 门设计全加器的量子电路
摘要 — 在低功耗方面，可逆逻辑电路与现有电路相比具有优势，是未来计算机设计的一个不错选择。在可逆门的特性中，输入和输出之间的相等性，即通过保存奇偶校验，包含这些门的电路具有相同的属性。在本文中，我们将以最近对全加器设计的研究为基础，对其进行修改并取得更好的结果。关键词 — 量子成本、垃圾输出数、门数、延迟、硬件复杂度 I. 引言 近年来，集成电路制造技术取得了长足的发展[1]。根据兰道尔定律[2]，每个丢失的位都会产生一定量的热量 KTLn2，为了避免这种耗散，我们将使用量子计算[3]和可逆计算[4]，即使用相同类型（可逆）的门。在本文中，我们将根据最近的一项研究 [5] 修改 FULL ADDER 电路，同时保持相同的功能并改进以下特性：门数、硬件复杂度、量子成本、延迟和垃圾输出数。HNG [4] 是我们的主要可逆门，我们将根据最近的研究使用它来设计一个 FULL ADDER，以提高该电路的性能。二、可逆门及其性能标准A.可逆门在可逆门中，输入的数量等于输出的数量，此外每个输入向量都有一个唯一的输出向量，n 是（输入和输出的数量）那么我们的门被称为 n*n 可逆门。计算机模式下的可逆性意味着在状态级别不计算任何信息。任何先前的步骤都可以通过进行逆计算来完成，这是逻辑可逆性 [4] 的目的，它必须与物理可逆性相结合，以防止任何以加热形式损失的能量。下面我们给出本文涉及的一些逻辑可逆门。B. 使用的可逆门 1）新门：可逆门 NG 3 * 3 Fig1[4]，由其量子实现图 2 [4] 给出，从中可以看出其量子成本为 11。
在QLDPC代码中有效地计算
是普遍的信念，即需要构建实用程序尺度量子计算机能够执行无法触及的经典计算机的计算需要量子错误纠正技术。在所需的物理量子数的数量方面，对表面代码进行了最广泛研究并高度优化的量子误差校正代码非常大量资源。最近提出了一种有希望的替代量子低密度平价检查（QLDPC）代码。这些代码的资源密集程度要少得多，与实用的表面代码实现相比，每个逻辑量子的物理Qubs最多需要10倍。因此，QLDPC代码的成功应用将大大减少时间表到达可以使用Shor's算法和QPE（如Shor的算法）加速的算法运行算法的量子计算机。迄今为止，QLDPC代码已在量子记忆的背景下进行了主要研究。在QLDPC代码中实现任意逻辑Clifford运算符在电路深度方面有效的方法没有已知的方法。与已知的实施T门的方法结合使用，Clifford组的有效实现解锁了资源有效的通用量子计算。在本文中，我们介绍了一个新的QLDPC代码系列，该家族可以通过横向操作有效地汇编Clifford组。我们的施工最多可以在O（M）综合征提取回合中执行任何M Qubit Clifford操作，从而超过了最新的晶格手术方法。我们运行深度126逻辑电路的电路级模拟，以表明我们的QLDPC代码中的逻辑操作达到了接近内存的性能。这些结果表明，QLDPC代码是将所有逻辑量子算法所需的资源减少到10倍的可行手段，从而解开了大量减少的时间表以商业上有价值的量子计算。
整合的超快全光极化晶体管
标题：综合，超快的全光极化晶体管摘要：自从Dennard缩放大约15年前，处理器的时钟频率一直停滞在几个GHz处。尽管可以以THZ速度切换的全光晶体管可能会带来性能的飞跃，但由于低光学非线性和笨重的组件，在数十年的研究中无法实现这一承诺。现在研究了新一代设备的基础，这些设备的基础与新型材料和集成的光子结构利用了所谓的强光 - 互动制度，这些材料和集成的光子结构可以通过attojoule开关能量实现紧凑的超快全光逻辑回路[1,2]。在这项工作中，将提出朝着该目标的实验进展，包括级联的设置，其中自发的偏振子冷凝物是在一个腔（种子）中产生的，并喂入另一个空腔（晶体管）以诱导北极星冷凝[3,4]。此外，将提出亚皮秒时间尺度上的快速极性凝结动力学，并确定重要的晶体管指标，例如信号扩增（高达60倍）和开/关灭绝率（最高9：1）（最高9：1）。这些发现表明，可以开发可扩展的综合，超快全光晶体管的潜力，从而可以进行更复杂的全光逻辑电路。此外，将提出一种控制这些超快全光晶体管的方法，利用基于相位材料的记忆单元。这项工作由EU H2020 EIC Pathfinder Open Project“ Polloc”（授予协议号956071）。Photonics 13，378–383（2019）。899141）和EU H2020 MSCA-ITN项目参考文献[1] Anton V. Zideadeli，Anton V. Baranikov，Sannikov Deni，Urbon Darius，Scienty Fish，Woods。Shishkov，Evgeny S. Andrianov，Yurii E.Anton V. Zasedatele，“ Anton V. Baranikov，Urbon的Darius，Fabio Scianf，单科学，自然597， 493–497（2021）。[3] D. Urbons，“移动秋千入口的小动物”，eth diss。，no。26125，2019。[4] P. Tassan，D。Urbours，B。Climate，J。Bolten，T。Wahlbrink，M。C. Lemme，M。Forster，U.Scherf，R.F。Mahrt，T.Stöferle，超快完整性全光极化晶体管，” ARX：2404.01868V1，（2024）。
量子量较少的AE的量子电路实现
AES的重要性，它是研究最多的密码之一[3，11，15，17，18]，在量子电路的有效合成的背景下。这些实现可以在某些涉及AE的对称键基原始素的量子攻击中使用[4,9,9,13,16]。在本文中，我们构建了一些Qubits的AE的量子电路，涉及的技术可能会为AES的量子电路提供更多灵感的量子和电路深度交易。可以与cli效率 + t门集合进行任何经典矢量布尔函数的量子甲骨文，该函数由Hadamard Gate（H），相位栅极（S），对照栅极（cnot）和非cli虫t Gate组成。有一些关于合成最佳可逆电路的作品，例如可逆布尔函数。Shende等。[22]考虑使用不使用栅极，cnot门和to奥里门的3位可逆逻辑电路的合成。Golubitsky等。[10]提出了一个最佳的4位可逆电路，该电路由NOT GATE，CNOT GATE，TO to oli Gate和4位TO奥利门组成。综合量子电路实现的目的是减少量子的深度和数量[3,11,17,18]。根据我们当前对耐断层量子计算的理解，t -Depth的度量可能是最重要的。但是，在构建实用量子计算机之前，降低量子数量的成本的方法也非常有意义，并且它可能会提供更多灵感的量子和深度交易。在[8]中，Datta等。 在[15]中，Jaques等。在[8]中，Datta等。在[15]中，Jaques等。最近，AE的效率量子电路的构建引起了很多关注。提出了AE的可逆实现。提出了一种将AES量子电路的深度宽度成本度量最小化的方法。在[11]中，Grassl等。提出了针对最低量子数的AE的量子电路。在[17]中，Kim等。 在AES上展示了一些时间记忆交易。 在[3]中，Almazrooie等。 提出了AES-128的新量子电路。 通过利用S-box的经典代数结构[5]，Langenberg等。 在[18]中展示了一种构建AES S-box的量子电路的新方法，该方法基于Langenberg等人。 提出了AES-128的有效量子电路。 与Almazrooie等人相比。 和Grassl等。 的估计值，Langenberg等人提出的电路。 可以同时减少量子数的数量和to oli大门。 Langenberg等。 的工作表明，我们可以通过构造更效率的AES经典电路来构建AE的改进的量子电路。 有几项关于如何减少经典环境中AE的门数的作品[1、7、14、19、28]。 在[14]中，Itoh和Tsujii提出了用于计算F 2中乘法逆的塔架架构，这是设计S-Box的紧凑硬件实现的强大技术。 通过使用塔场技术，[7]中的CANIGRES显示了一种计算输入的乘法逆的有效方法。在[17]中，Kim等。在AES上展示了一些时间记忆交易。在[3]中，Almazrooie等。提出了AES-128的新量子电路。通过利用S-box的经典代数结构[5]，Langenberg等。在[18]中展示了一种构建AES S-box的量子电路的新方法，该方法基于Langenberg等人。提出了AES-128的有效量子电路。与Almazrooie等人相比。和Grassl等。的估计值，Langenberg等人提出的电路。可以同时减少量子数的数量和to oli大门。Langenberg等。 的工作表明，我们可以通过构造更效率的AES经典电路来构建AE的改进的量子电路。 有几项关于如何减少经典环境中AE的门数的作品[1、7、14、19、28]。 在[14]中，Itoh和Tsujii提出了用于计算F 2中乘法逆的塔架架构，这是设计S-Box的紧凑硬件实现的强大技术。 通过使用塔场技术，[7]中的CANIGRES显示了一种计算输入的乘法逆的有效方法。Langenberg等。的工作表明，我们可以通过构造更效率的AES经典电路来构建AE的改进的量子电路。有几项关于如何减少经典环境中AE的门数的作品[1、7、14、19、28]。在[14]中，Itoh和Tsujii提出了用于计算F 2中乘法逆的塔架架构，这是设计S-Box的紧凑硬件实现的强大技术。通过使用塔场技术，[7]中的CANIGRES显示了一种计算输入的乘法逆的有效方法。在[6]中，Boyar和Peralta通过使用塔式字段实施，为AES中的S-Box提出了一个深度16电路。