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用于漏电保护的弹性对称 8T SRAM 单元...
一、SRAM 静态随机存取存储器 (SRAM) 是一种静态存储单元，它使用触发器来存储每位数据。它广泛应用于各种电子系统。SRAM 存储器中的数据不需要定期刷新。与其他存储单元相比，它速度更快，功耗更低。正因为如此，SRAM 是 VLSI 设计师中最受欢迎的存储单元。 SRAM 操作 传统的 6T SRAM 单元由两个背靠背连接的反相器组成。第一个反相器的输出连接到第二个反相器的输入，反之亦然。基本上，SRAM 执行三种操作，即保持、读取和写入操作。 保持操作：在待机操作或保持操作中，字线 (WL) 处于关闭状态。连接到字线和 B 和 BLB 线的存取晶体管也处于关闭状态。为了使 SRAM 以读取或写入模式运行，字线应始终处于高电平。 写入操作：存储数据的过程称为写入操作。它用于上传 SRAM 单元中的内容。写入操作从分配要写入 Bit 的值及其在 Bit' 的互补值开始。为了写入“1”，Bit 预充电高电压，并将互补值“0”分配给 Bit'。当通过将 WL 置为“高”将 M5 和 M6 设置为 ON 状态时，在 Bit 处分配的值将作为数据存储在锁存器中。M5 和 M6 MOS 晶体管设计得比单元 Ml、M2、M3 和 M4 中相对较弱的晶体管强得多，因此它们能够覆盖交叉耦合反相器的先前状态。读取操作：恢复数据的过程称为读取操作。它用于获取内容。读取操作首先将字线“WL”置为高电平，这样在将位线和位线预充电至逻辑 1 后，访问晶体管 M5 和 M6 均将启用。第二步是将存储在数据和数据线中的值传输到位线，方法是将位保留为其预充电值，并通过 M4 和 M6 将位线放电至逻辑 0。
7 纳米 FinFET 技术中不同 SRAM 单元拓扑的全面分析
由于采用基于施密特触发器的反相器，与传统的 6T SRAM 单元相比，其 RSNM 明显更高。其他剩余的 SRAM 单元（例如传统的 8T、PPN10T、FC11T 和 ST11T）采用读取去耦技术，其中数据存储节点在读取操作期间与位线完全隔离，导致 RSNM 和 HSNM 的值相同。ST11T SRAM 单元在所有 SRAM 单元中显示最大的 RSNM，因为它的强大单元核心由交叉耦合的基于施密特触发器的反相器对形成。
10T SRAM 存储器单元的设计
1. 简介 当今社会，微电子技术被广泛应用于各种设备中。电子设备在世界范围内的快速普及，促使人们开始审视新技术，尤其是存储器。存储器越来越多地用于生物、无线和可实现设备中。存储器的各个部分在现代 VLSI 系统中组织起来。半导体存储器是 VLSI 架构不可或缺的一部分。RAM（随机存取存储器）有两种形式：SRAM（静态随机存取存储器）和 DRAM（动态随机存取存储器）[2]。动态一词表示理想存储电容器的电荷必须定期刷新，这就是 DRAM 很少使用的原因。为了提高稳定性和功耗，已经提出了许多SRAM单元设计，但传统的6T单元仍然提供了尺寸和性能的良好平衡，因为传统的6T单元具有非常紧凑和简单的结构，但是其操作电压最小并且受到相互冲突的读写稳定性要求的限制，因此它不用于超低电压操作。有几种针对存储器单元的设计提案以提高速度和功率，其中一种技术专注于提高SNM的低功耗（其他存储器配置（7T，8T，9T）各有优缺点）[1]。六个MOSFET组成一个典型的SRAM单元。四个晶体管（PM0，PM1，NM0和NM1）存储一位并形成两个交叉耦合的反相器。有两种稳定状态，用数字 0 和 1 表示。传统的 6T 单元很简单，但在低压下稳定性较差，因此我们努力通过各种方法提高其读写稳定性，例如双轨电源、负位线、带动态反馈管理的单位线等。然而，为了正常运行，6T SRAM 的
技术计划：2024 年 10 月 28 日
在本次会议中，我们将探讨 VLSI 设计和单元优化的前沿技术。在第一篇论文中，作者讨论了一种合成面积最优多行标准单元的最佳方法，集成了晶体管折叠、行分区和晶体管布局。第二篇论文介绍了 ATPlace2.5D，这是一种用于大规模 2.5D-IC 的分析热感知芯片布局框架。它平衡了线长和温度。在第三篇论文中，作者介绍了 3D SRAM 阵列的新方法：字线和位线折叠。这些设计显著减少了占用空间，提高了速度和能效。最后，第四篇论文提出了 MAXCell，这是一种使用任意时间 MaxSAT 的 PPA 导向标准单元布局优化框架，超越了线长优化研究。
Matthew Headrick
“位线和全息一夫一妻制”密歇根大学（2020年1月）仪表理论与黑洞，魏兹曼科学研究所（2020年1月）加利福尼亚大学圣塔芭芭拉分校（2019年4月）加利福尼亚大学，加利福尼亚大学，伯克利分校（2019年4月）加利福尼亚大学（2019年4月），戴维斯大学（2019年4月），伊利诺伊州乌里诺斯大学（2019年）（Febraise uninois ofbrana-Champ）。辛辛那提大学（2018年11月）的Spock（俄亥俄州，辛辛那提和肯塔基州的弦乐和颗粒），马萨诸塞州理论物理中心，技术学院理论中心（2018年10月），Quantum Systems，Quantum Systems，Galileo Galilei Institiers in galileo Galilei Institucer in Florence in International（2018年6月）ADS/CEFTERICER（2018年6月） 2018）德克萨斯大学奥斯汀分校（2018年3月）宾夕法尼亚大学（2018年2月）
128Gb 1 位/单元 96 字线层 3D 闪存可改善随机读取延迟，tProg = 75 μs 和 tR = 4 μs
摘要 — 采用 96 字线层技术开发了一款 128 Gb 1 位/单元 3-D 闪存芯片。一种具有较少字线和位线时间常数的新型芯片布局结构实现了快速读取访问时间。新引入的程序序列即使在写入/擦除循环后也能实现更高的可靠性和更少的读取重试。还采用了外部 VPP 电源 (12 V)、电流模式参考分布和自动温度代码刷新来提高芯片的性能。新的占空比校正器成功获得了更宽的 DQS 单位间隔。因此，所提出的芯片具有 4 µ s 的读取访问延迟和 75 µ s 的编程时间，比采用相同技术的传统 3-D 闪存快 12-13 倍和 4-5 倍 [Maejima et al. , (2018)]。随机读取延迟（tRRL）估计小于 50 µ s，这使得能够减少固态硬盘（SSD）系统的总读取访问时间。
布拉格捷克理工大学电工技术...
上市时间是决定集成电路设计开发成本的关键因素。自动化部分设计过程的工具可以节省开发时间，因为本质上是跳过了这些部分。在本项目中，基于现有存储器设计，使用 Cadence SKILL 语言为此目的开发了一个只读存储器生成器。此设计是一个具有 12 位输入地址的 1.8 V 异步存储器。位线的数量直接对应于输出数据总线的宽度。生成器功能包括存储器原理图和布局生成、存储器重新编程、自动解码和布局后访问时间模拟，以及生成用于 Verilog 中解码模拟的功能模型。可以使用直接集成到 Cadence Virtuoso 菜单中图形用户界面单独运行这些功能。在正常条件下，创建的内存范围从 128 B 到 65.536 kB，访问时间从 4.2 ns 到 6.9 ns。角运行显示最多比原始值增加 78%。此外，生成的内存布局面积从 21397 µm2 到 829776 µm2。最大内存生成时间为 1 小时 31 分钟。
适用于高安全性应用的轻量级可重构 RRAM PUF
摘要 — 最近，忆阻器在各种应用中受到了广泛关注。即使是电阻式存储器件 (RRAM) 的一些主要缺点（例如可变性），也已成为以物理不可克隆功能 (PUF) 形式实现硬件安全性的有吸引力的特性。尽管文献中已经出现了几种基于 RRAM 的 PUF，但它们仍然存在与可靠性、可重构性和大量集成成本相关的一些问题。本文介绍了一种新型轻量级可重构 RRAM PUF (LRR-PUF)，其中使用连接到同一位线和相同晶体管 (1T4R) 的多个 RRAM 单元来生成单个位响应。所使用的脉冲编程方法也很有创新性：1) 它允许实现节能的实现，2) 它利用切换 RRAM 单元作为 PUF 的主要熵源所需的脉冲数量的变化。所提出的 PUF 的主要特点是它几乎不需要额外成本就可以与任何 RRAM 架构集成。通过大量模拟，包括温度和电压变化的影响以及统计特性，我们证明了 LRR-PUF 表现出其他之前提出的基于 RRAM 的 PUF 所缺乏或难以实现的出色特性，包括高可靠性（几乎 100%），这对于加密密钥生成、可重构性、唯一性、成本和效率至关重要。此外，该设计成功通过了相关的 NIST 随机性测试。