XiaoMi-AI文件搜索系统
World File Search System量化误差
声音再现的艺术 - Pearl HiFi
8.1 数字音频简介 219 8.2 二进制 221 8.3 转换 224 8.4 采样和混叠 224 8.5 采样率的选择 228 8.6 采样时钟抖动 228 8.7 光圈效应 230 8.8 量化 232 8.9 量化误差 234 8.10 抖动简介 238 8.11 重新量化和数字抖动 241 8.12 抖动技术 244 8.12.1 矩形 pdf 抖动 244 8.12.2 三角形 pdf 抖动 246 8.12.3 高斯 pdf 抖动 247 8.13 基本数模转换 247 8.14 基本模数转换 255 8.15 替代方法转换器 260 8.16 过采样 263 8.17 无噪声整形的过采样 269 8.18 噪声整形 270 8.19 噪声整形 ADC 274 8.20 一位 DAC 277 8.21 一位噪声整形 ADC 279 8.22 二进制补码编码 281 8.23 数字音频中的电平 283 8.24 AES/EBU 接口 285 参考文献 299
数字无线电及其在 HF（2-30 MHz）频段的应用
图 5-16 由于 ADC 孔径不确定性（抖动）导致的采样幅度误差 ............................................................................................................................. 102 图 5-17 预测的 AD6644 SNR 与各种模拟输入频率的时钟抖动 ............................................................................................................. 103 图 5-18 典型的高质量本振 SSB 相位噪声规格 ............................................................................................................................. 105 图 5-19 由于 DNL 导致的 ADC 量化误差 [Brannon 之后，111] ............................................................................. 106 图 5-20 高性能 AD6644 14 位多级 ADC 的架构 [模拟，107] ............................................................................................. 106 图 5-21 应用宽带抖动来改善 ADC SFDR ............................................................................................. 107 图 5-22 添加抖动信号后 AD6644 杂散性能的改善[模拟，107] ................................................................................ 108 图 5-23 由于 HF 拥塞而预测的平均可用抖动功率（下限） ............................................................................................. 109 图 5-24 数字下变频器 ............................................................................................. 110 图 5-25 NCO 作为复杂（正交）直接数字合成器 ............................................................. 112 图 5-26 实用抽取 CIC 滤波器 - 积分器、抽取器和梳状器 ............................................. 113 图 5-27 CIC 的频率响应显示混叠的影响（M=100、L=4、R=1） ............................................................................................................. 113 图 5-28 CIC 滤波器的频率响应与 L 的关系
提高语义细分的效率...
提取和分析详细的视觉信息。传统的人工神经网络（ANN）在这一领域取得了长足的进步，但是尖峰神经网络（SNN）的能源效率和以生物为基础的基于时间的处理而引起了人们的关注。然而，由于限制，诸如量化误差和次优膜电位分布之类的局限性，现有的基于SNN的语义分割方法面临着高精度的挑战。这项研究介绍了一种基于尖峰 - 深板的新型尖峰方法，并结合了正则膜电位损失（RMP-loss）来应对这些挑战。建立在DeepLabv3体系结构的基础上，提出的模型通过优化SNN中的膜电位分布来利用RMP-loss来提高分割精度。通过优化膜电位的存储，其中仅在最后一个时间步骤存储值，该模型可显着减少内存使用和处理时间。这种增强不仅提高了计算效率，而且还提高了语义分割的准确性，从而可以对网络行为进行更准确的时间分析。提出的模型还显示出更好的稳健性，以防止噪声，在不同级别的高斯噪声下保持其精度，这在实际情况下很常见。所提出的方法在标准数据集上展示了竞争性能，展示了其用于节能图像处理应用的潜力
分布式深钢筋学习基于联邦学习启用车辆边缘计算的梯度量化
摘要 - 填充学习（FL）可以通过共享车辆本地模型而不是本地数据的梯度来在一定程度上保护车辆在车辆边缘计算（VEC）中的隐私。车辆本地型号的梯度通常对于车辆人工智能（AI）应用通常很大，因此传输如此大的梯度会导致较大的环境潜伏期。梯度量化已被认为是一种有效的方法，可以通过压缩梯度和减少位的数量，即量化水平，从而减少FL的每轮潜伏期，从而降低VEC。选择量化水平和阈值的选择决定了量化误差，这进一步影响了模型的准确性和训练时间。为此，总训练时间和量化错误（QE）成为启用FL的VEC的两个关键指标。与启用FL的VEC共同优化总训练时间和量化宽松至关重要。但是，随时间变化的通道条件会引起更多挑战来解决此问题。在本文中，我们提出了一个分布式的深钢筋学习（DRL）基于量化水平分配方案，以优化长期奖励，从总培训时间和量化宽松的时间来优化。广泛的模拟确定了总训练时间和量化宽松之间的最佳加权因素，并证明了拟议方案的可行性和有效性。
优化中的可重复性：理论框架和局限性
除了机器学习模型的实际部署之外，机器学习学术界的可重复性危机也得到了充分的记录：请参阅 [ Pineau 等人，2021 ] 及其参考文献，其中对不可重复性的原因（对超参数和实验设置的探索不足、缺乏足够的文档、代码无法访问以及不同的计算硬件）进行了出色的讨论，并提出了缓解建议。最近的论文 [ Chen 等人，2020 、D'Amour 等人，2020 、Dusenberry 等人，2020 、Snapp 和 Shamir，2021 、Summers 和 Dinneen，2021 、Yu 等人，2021 ] 还证明，即使在相同的数据集上使用相同的优化算法、架构和超参数训练模型，它们也会对同一个示例产生明显不同的预测。这种不可重复性可能是由多种因素造成的 [D'Amour 等人，2020 年，Fort 等人，2020 年，Frankle 等人，2020 年，Shallue 等人，2018 年，Snapp 和 Shamir，2021 年，Summers 和 Dinneen，2021 年]，例如目标的非凸性、随机初始化、训练中的不确定性（例如数据混洗）、并行性、随机调度、使用的硬件和舍入量化误差。也许令人惊讶的是，即使我们通过使用相同的“种子”进行模型初始化来控制随机性，其他因素（例如由于现代 GPU 的不确定性而引入的数值误差）（参见，例如，[ Zhuang et al. , 2021 ]）仍可能导致显着差异。经验表明（参见，例如，Achille et al. [ 2017 ]）
具有串联双线性的节能 delta-sigma ADC ...
Delta-sigma (ΔΣ) ADC 广泛用于信号采集和处理应用。因此，这种类型的 ADC 被用作编解码器和助听器，这些设备需要信号路径具有较大的动态范围 [1-4]。与奈奎斯特速率转换器相比，ΔΣ ADC 更易于设计，因为它们不需要具有严格参数的模拟组件。过采样转换器对输入信号带宽进行采样，因此无需使用抗混叠滤波器。通过中等过采样率和增加的采样率，可以设计高分辨率 ADC。这可以有效降低整个功耗，同时保持所需的分辨率 [5]。电压缩放适用于数字电路设计，以降低散热量，同时牺牲速度。已报道了几种解决该问题的技术，例如体驱动电路、SAR 操作、亚阈值操作 [6-9] 和过零电路 [10, 11]，但这些电路的性能非常低。delta-sigma ADC 是一种非常高效的结构，具有过采样和噪声整形特性。连续 ΔΣADC 的工艺缩放因子和带宽得到了改善。高性能模拟电路包括无运算放大器流水线 ADC [12, 13]、节能逐次逼近寄存器 (SAR) ADC [14, 15] 和数字校准技术 [16, 17]。为了在时域中处理信号，压控振荡器 (VCO) 起着重要作用 [18-24]。当触发器同步时，VCO 输出会在 VCO 中引入量化误差。
4Gb/s CMOS 全差分模拟双延迟器
4Gb/s CMOS 全差分模拟双延迟锁定环时钟/数据恢复电路 Zhiwei Mao 和 Ted H. Szymanski 光网络研究组，ECE 系麦克马斯特大学，安大略省汉密尔顿，加拿大 L8S 4K1 摘要 提出了一种 4Gb/s 功率和面积高效的时钟/数据恢复 (CDR) 电路。采用全差分设计来抑制任何共模噪声并显著降低电源/地弹。模拟双延迟锁定环 (DLL) 架构将时钟采样边沿持续对齐到输入数据眼图张开的中心。自校正功能可避免传统 DLL 的相位捕获范围限制。原型电路采用 0.18um CMOS 技术实现。 CDR 采用 0.18µm CMOS 技术，占用 200 x 320 2 um 的小面积，在 2V 电源下功耗仅为 27mW。1. 简介随着 VLSI 系统的速度性能迅速提高，近年来小型低功耗高速 I/O 接口得到了广泛的研究。延迟锁定环 (DLL) 和锁相环 (PLL) 均可用于 CDR 电路以消除时钟/数据偏差并改善整体系统时序。在有参考时钟的情况下，通常使用 DLL，因为与 PLL 相比，DLL 不会累积相位误差。此外，DLL 通常具有更简单的设计并且本质上很稳定。传统 DLL 的缺点是其有限的相位捕获范围和输入时钟抖动传播。此外，数字 DLL [1] 不可避免地存在量化误差，并且通常需要更大的面积和功耗，而模拟 DLL 设计 [2] 被指责对噪声更敏感。本文提出了一种新型 CMOS CDR 电路，该电路采用全差分结构来降低对共模噪声的敏感性，并应用模拟双 DLL 来实现连续相位对齐和稳健的数据恢复。CDR 核心电路在 4Gb/s 的数据速率下消耗面积小、功耗低。本文安排如下：第 2 节介绍 CDR 架构，第 3 节讨论在 0.18um CMOS 技术中原型实现该架构的电路设计问题，第 4 节展示原型芯片实现和仿真结果，第 5 节总结本文。