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N 型隔离 CMOS 和 HV MOSFET 的开发
摘要 — 本文报告了一种完全集成但隔离的低压 (LV) CMOS 与高压 (HV) 横向功率 MOSFET 的设计和工艺流程，该 CMOS 位于 6 英寸 4H-SiC 基板上，用于开发 HV SiC 功率 IC。用于开发功率 IC 的外延堆栈（N + 基板上的 N - 外延/P - 外延）经过优化，以容纳和隔离 HV 器件和电路与 LV 器件和电路。本文报告的器件是在位于加利福尼亚州圣何塞的 150 毫米生产级 Analog Devices Inc. (ADI) Hillview 制造工厂制造的。本文中的 HV 横向 NMOSFET 在栅极源电压 (V gs ) 为 25V 时表现出 620V 的击穿电压 (BV) 和 9.73 mΩ⸱cm 2 的特定导通电阻 (R on,sp )。采用单栅极氧化物和欧姆工艺制造 HV NMOS 和 LV CMOS 器件和电路。实施了结隔离，以隔离高压和低压块，从而设计高压电源 IC。最后，这项工作实施了高压三金属层后端 (BEOL) 工艺，这是开发可靠和坚固的电源 IC 的必要条件。对于未来的高温应用，器件的静态性能经过表征，并报告高达 200 o C 的温度。
单层 MoS2 的低温固源合成
摘要：二维 (2D) 半导体已被提议与现有的硅技术进行异质集成；然而，它们的化学气相沉积 (CVD) 生长温度通常太高。在这里，我们展示了在 50 分钟内在 560 °C 下直接使用 CVD 固体源前体合成连续单层 (1L) MoS 2 薄膜，在 450 至 600 °C、2 小时的热预算窗口内，以实现与现代硅技术的后端兼容。晶体管测量表明，在 1 V 漏极 - 源极电压下，100 nm 通道长度的导通电流高达 ∼ 140 μ A/μ m，这是迄今为止使用固体源前体在 600 °C 以下生长的 1L MoS 2 的最高值。在 6.1 × 10 12 cm − 2 电子密度下，传输长度法测试结构的有效迁移率为 29 ± 5 cm 2 V − 1 s − 1，这与在较高温度下生长的薄膜的迁移率相当。这项工作的结果为实现高质量、热预算兼容的 2D 半导体与硅制造的异质集成提供了一条途径。关键词：2D 材料、过渡金属二硫属化物、MoS 2、二硫化钼、BEOL、后端生产线、化学气相沉积、CVD 生长、载流子迁移率■ 介绍
适用于汽车雷达传感器的 28 nm FD-SOI CMOS 技术的 40 GHz VCO 和分频器
摘要：本文介绍了一种 40 GHz 压控振荡器 (VCO) 和分频器链，采用意法半导体 28 nm 超薄体盒 (UTBB) 全耗尽绝缘体上硅 (FD-SOI) 互补金属氧化物半导体 (CMOS) 工艺制造，具有八层金属后道工艺 (BEOL) 选项。VCO 架构基于带有 p 型金属氧化物半导体 (PMOS) 交叉耦合晶体管的 LC 谐振腔。VCO 通过利用可通过单个控制位选择的两个连续频率调谐带，展现出 3.5 GHz 的调谐范围 (TR)。在 38 GHz 载波频率下测得的相位噪声 (PN) 分别为 - 94.3 和 - 118 dBc/Hz（频率偏移为 1 和 10 MHz）。高频分频器（频率从 40 GHz 到 5 GHz）采用三个静态 CMOS 电流模式逻辑 (CML) 主从 D 型触发器级制成。整个分频器因子为 2048。低频分频器采用工作频率为 5 GHz 的 CMOS 触发器架构。VCO 核心和分频器链的功耗分别为 18 和 27.8 mW（电源电压为 1.8 和 1 V）。使用热室在三个结温（即 − 40、25 和 125 ◦ C）下验证了电路的功能和性能。
垂直通道全方位 igzo fet 可实现低延迟、高...
关键词：Vertica FET、全通道、IGZO、3D Dram。DRAM 设备是大多数数字设备的重要组成部分，在云计算、边缘计算、物联网和人工智能的发展中发挥着至关重要的作用。目前，DRAM 扩展面临的挑战主要是由于存储电容减小和关断电流增加的不匹配。基于 IGZO 的场效应晶体管 (IGZO FET) 以其极低的 I OFF (<10 -22 A/µm) 而闻名，代表了减少 DRAM 单元泄漏的解决方案。基于 IGZO-FET 的 BEOL 兼容长保留 2T0C DRAM 单元的演示展示了一种非常有前途的方法来克服传统 1T1C DRAM 单元的不匹配挑战。我们展示了用于超高密度 DRAM 的垂直全通道 IGZO FET，具有 4F 2 位单元面积和超过 300 秒的长保留时间。并对垂直 CAA IGZO FET 的微缩能力和可靠性进行了研究和评估，工艺关键尺寸 (CD) 低至 50nm。32.8 μA/μm 的高驱动电流、92 mV/decade 的小亚阈值摆幅、良好的热可靠性和稳定性表明垂直 IGZO FET 是未来超高密度 3D DRAM/SoC 应用的有希望的候选者。
2023 年 IEEE 国际可靠性物理研讨会 (IRPS)
TuT1（教程）- 可靠性物理与工程简介，Joe McPherson，McPherson Reliability Consulting LLC 所有材料和设备都会随着时间的推移而退化。因此，可靠性物理具有重要的理论和实践意义。可靠性调查通常从测量材料/设备在应力下的退化率开始，然后对失效时间与施加应力的关系进行建模。这里使用的术语“应力”非常笼统：应力指任何外部因素（电气、机械、化学、热、电化学等）能够产生材料/设备退化的因素。当退化量达到某个临界阈值水平时，就会发生失效时间。由于设备通常需要不同程度的退化才能引发故障，因此故障时间本质上是统计性的，并讨论了两种常见的故障分布：威布尔和对数正态分布。故障时间 (TF) 建模通常假设幂律或指数应力依赖性，具有 Arrhenius 或 Eyring 类活化能。从这些 TF 模型中，可以推导出加速因子，这些因子往往作为加速测试的基础。在本演讲中，将回顾几种半导体故障机制：电迁移 (EM)、应力迁移 (SM)、时间相关电介质击穿 (TDDB)、热载流子注入 (HCI)、负偏置温度不稳定性 (NBTI)、等离子体诱导损伤 (PID)、单粒子翻转 (SEU)、表面反转、热循环疲劳和腐蚀。本教程应为参会者提供坚实的基础，以便更好地理解 IRPS 上发表的论文。TuT2（教程） - 集成电路和半导体器件可靠性分析的机器学习，伊利诺伊大学厄巴纳-香槟分校 Elyse Rosenbaum 本教程适用于对机器学习（“ML”）如何在其学科中应用感兴趣的可靠性物理专家。它将使用机器学习的广泛定义，将 ML 等同于数据驱动建模，并将其与基于物理知识（即机械模型）的模型和预测进行对比。神经网络是一种流行的数据驱动建模模型结构，因为它具有灵活性；它通常被称为通用近似器。本教程将介绍神经网络训练的基础知识。本文将介绍将 ML 应用于可靠性分析各个方面的研究成果。TuT3（教程）- BEOL 和 MOL 可靠性，Shinji Yokogawa，电气通信大学 BEOL 可靠性在半导体技术中发挥着至关重要的作用，从开发到质量保证。典型的磨损机制包括电迁移 (EM)、应力迁移/应力诱导空洞 (SM/SIV)、热机械稳定性、低介电击穿 (TDDB) 和芯片/封装相互作用 (CPI)。最近，围绕栅极/接触或 MOL 可靠性的可靠性问题已被添加到列表中。由金属和电介质界面中的缺陷及其产生引起的互连、通孔和接触可靠性挑战被认为是重要问题，即使代数、结构和材料发生变化。了解它们以及如何抑制它们是实现高可靠性的关键。了解每个集成电路的寿命分布行为对于确定由许多部分组成的集成电路的可靠性也至关重要。本教程将介绍物理和统计
2023 IEEE 国际可靠性物理研讨会 (IRPS)
TuT1（教程）- 可靠性物理与工程简介，Joe McPherson，McPherson Reliability Consulting LLC 所有材料和设备都会随着时间的推移而退化。因此，可靠性物理具有重要的理论和实践意义。可靠性调查通常从测量材料/设备在应力下的退化率开始，然后对失效时间与施加应力的关系进行建模。这里使用的术语“应力”非常笼统：应力指任何外部因素（电气、机械、化学、热、电化学等）能够产生材料/设备退化的因素。当退化量达到某个临界阈值水平时，就会发生失效时间。由于设备通常需要不同程度的退化才能引发故障，因此故障时间本质上是统计性的，并讨论了两种常见的故障分布：威布尔和对数正态分布。故障时间 (TF) 建模通常假设幂律或指数应力依赖性，具有 Arrhenius 或 Eyring 类活化能。从这些 TF 模型中，可以推导出加速因子，这些因子往往作为加速测试的基础。在本演讲中，将回顾几种半导体故障机制：电迁移 (EM)、应力迁移 (SM)、时间相关电介质击穿 (TDDB)、热载流子注入 (HCI)、负偏置温度不稳定性 (NBTI)、等离子体诱导损伤 (PID)、单粒子翻转 (SEU)、表面反转、热循环疲劳和腐蚀。本教程应为参会者提供坚实的基础，以便更好地理解 IRPS 上发表的论文。TuT2（教程） - 集成电路和半导体器件可靠性分析的机器学习，伊利诺伊大学厄巴纳-香槟分校 Elyse Rosenbaum 本教程适用于对机器学习（“ML”）如何在其学科中应用感兴趣的可靠性物理专家。它将使用机器学习的广泛定义，将 ML 等同于数据驱动建模，并将其与基于物理知识（即机械模型）的模型和预测进行对比。神经网络是一种流行的数据驱动建模模型结构，因为它具有灵活性；它通常被称为通用近似器。本教程将介绍神经网络训练的基础知识。本文将介绍将 ML 应用于可靠性分析各个方面的研究成果。TuT3（教程）- BEOL 和 MOL 可靠性，Shinji Yokogawa，电气通信大学 BEOL 可靠性在半导体技术中发挥着至关重要的作用，从开发到质量保证。典型的磨损机制包括电迁移 (EM)、应力迁移/应力诱导空洞 (SM/SIV)、热机械稳定性、低介电击穿 (TDDB) 和芯片/封装相互作用 (CPI)。最近，围绕栅极/接触或 MOL 可靠性的可靠性问题已被添加到列表中。由金属和电介质界面中的缺陷及其产生引起的互连、通孔和接触可靠性挑战被认为是重要问题，即使代数、结构和材料发生变化。了解它们以及如何抑制它们是实现高可靠性的关键。了解每个集成电路的寿命分布行为对于确定由许多部分组成的集成电路的可靠性也至关重要。本教程将介绍物理和统计
表征超薄原子层中沉积的氧化物半导体MOS电容器中的界面和块状陷阱，< /div> < /div>
氧化物半导体吸引了对互补金属 - 氧化金属 - 半导体（CMOS）后端（BEOL）兼容设备的兴趣，用于整体3维（3D）集成。要获得高质量的氧化物/半导体界面和大量半导体，至关重要的是增强氧化物半导体晶体管的性能。原子层沉积（ALD）氧化二颗粒（在2 O 3中）的性能卓越，例如高驱动电流，高迁移率，陡峭的亚阈值斜坡和超薄通道。在这项工作中，使用C – V和电导方法系统地研究了ALD的MOS栅极堆栈中ALD的MOS栅极堆栈中的界面和块状陷阱。直接从C – V测量中的累积电容直接实现了0.93 nm的低EOT，表明高质量的门氧化物和氧化物/半导体界面。在2 O 3中的批量缺陷确定了子量的能级，可以通过TCAD模拟C – V和G - V特性来负责G p /ω与ω曲线的电导峰值。从C - V测量中提取1×10 20 /cm 3的高N型掺杂。使用电导法实现了3.3×10 cm-3 ev-1的状态（DOS）的高尺寸（DOS），这有助于高N型掺杂和高电子密度。高N型掺杂进一步确定通道厚度缩放的能力，因为电荷中性水平在导带中深入对齐。
高效 142–182-GHz SiGe BiCMOS 功率...
摘要 — 本文提出了一种高效宽带毫米波 (mm-Wave) 集成功率放大器 (PA)，该放大器采用了基于低损耗槽线的功率组合技术。所提出的基于槽线的功率合成器由接地共面波导 (GCPW) 到槽线的过渡和折叠槽组成，可同时实现功率合成和阻抗匹配。该技术提供了一种宽带并联-串联合成方法，可增强毫米波频率下 PA 的输出功率，同时保持紧凑的面积和高效率。作为概念验证，我们在 130 nm SiGe BiCMOS 后端 (BEOL) 工艺中实现了紧凑的四合一混合功率合成器，从而使芯片面积小至 126 µ m × 240 µ m，测量的插入损耗低至 0.5 dB。3 dB 带宽超过 80 GHz，覆盖整个 G 波段 (140-220 GHz)。基于此结构，采用 130 nm SiGe BiCMOS 技术制作了高效毫米波 PA。三级 PA 实现了 30.7 dB 的峰值功率增益、40 GHz 的 3 dB 小信号增益带宽（从 142 GHz 到 182 GHz）、测量的最大饱和输出功率为 18.1 dBm，峰值功率附加效率 (PAE) 在 161 GHz 下为 12.4%。极其紧凑的功率合成方法使核心面积小至 488 µ m × 214 µ m，单位芯片面积的输出功率为 662 mW/mm 2 。
标题 基于 RRAM 交叉阵列的神经形态脑接口，用于高通量实时脉冲分类
实时尖峰分类和处理对于闭环脑机接口和神经假体至关重要。具有数百个电极的高密度多电极阵列的最新发展使得能够同时记录来自大量神经元的尖峰。然而，高通道数对实时尖峰分类硬件的数据传输带宽和计算复杂性提出了严格的要求。因此，有必要开发一种专门的实时硬件，该硬件可以在高吞吐量下动态分类神经尖峰，同时消耗最少的功率。在这里，我们介绍了一种实时、低延迟尖峰分类处理器，它利用高密度 CuO x 电阻交叉开关以大规模并行方式实现内存尖峰分类。我们开发了一种与 CMOS BEOL 集成兼容的制造工艺。我们广泛描述了 CuO x 存储设备的开关特性和统计变化。为了使用交叉开关阵列实现尖峰分类，我们开发了一种基于模板匹配的尖峰分类算法，该算法可以直接映射到 RRAM 交叉开关上。通过使用合成和体内细胞外脉冲记录，我们通过实验证明了高准确度的节能脉冲分类。与基于 FPGA 和微控制器的其他硬件实现相比，我们的神经形态接口在实时脉冲分类的面积（减少约 1000 倍面积）、功率（减少约 200 倍功率）和延迟（对 100 个通道进行分类的延迟为 4.8μs）方面均有显著改进。
用 HfO 2 /In 2 O 3 栅极堆栈表征超薄原子层沉积氧化物半导体 MOS 电容器中的界面和体陷阱
氧化物半导体重新引起了人们对用于单片三维 (3D) 集成的互补金属氧化物半导体 (CMOS) 后端 (BEOL) 兼容器件的兴趣。为了获得高质量的氧化物/半导体界面和体半导体，提高氧化物半导体晶体管的性能至关重要。据报道，原子层沉积 (ALD) 氧化铟 (In 2 O 3 ) 具有优异的性能，例如高驱动电流、高迁移率、陡亚阈值斜率和超薄沟道。在本文中，使用 C – V 和电导方法系统地研究了 ALD In 2 O 3 晶体管的 MOS 栅极堆栈中的界面和体陷阱。从 C – V 测量中的积累电容直接获得了 0.93 nm 的低 EOT，表明高质量的栅极氧化物和氧化物/半导体界面。通过 TCAD 对 C – V 和 G – V 特性的模拟，证实了 In 2 O 3 块体中亚带隙能级的缺陷是造成 GP / ω 与 ω 曲线中电导峰的原因。从 C – V 测量中提取了 1×10 20 /cm 3 的高 n 型掺杂。使用电导方法实现了 3.3×10 20 cm − 3 eV − 1 的高亚带隙态密度 (DOS)，这有助于实现高 n 型掺杂和高电子密度。高 n 型掺杂进一步证实了通道厚度缩放的能力，因为电荷中性水平在导带内部深度对齐。