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美国监管中国产传统芯片的途径
在针对先进半导体的出口管制修补的同时，政策辩论也在不断升温，即是否以及如何应对中国在传统工艺节点（也通常被称为基础、后缘、成熟、关键或主流芯片）上建设半导体产能带来的潜在威胁。2023 年美国商务部《芯片法案》将传统芯片定义为基于 28 纳米或更大工艺节点制造的半导体，不同于前沿半导体，美国在 2022 年出口管制中将前沿半导体定义为基于 16/14 纳米或以下工艺节点制造的逻辑芯片。从高度专业化的 28 纳米微控制器到现成的 350 纳米功率组件，各种芯片都属于传统芯片类别。尖端服务器、图形、笔记本电脑和智能手机处理器依靠极紫外光刻技术，在高度复杂的制造过程中，在 (5 纳米以下) 工艺节点上每平方毫米封装越来越多的晶体管。相比之下，较为低调的传统芯片可以在老一代的DUV光刻设备上制造，对晶圆生产的要求较低。
永远化学物质在计算系统中的环境影响
电子和半导体行业是人类和多氟烷基物质（PFA）的著名消费者，也称为永远的化学物质。计算机设计人员和建筑师有机会减少PFA在制造半导体和电子产品中的使用，包括集成电路（IC），电池，显示等，目前仅占欧洲PFAS荧光聚合物总量的惊人10％。在本文中，我们讨论了PFA在计算系统中的环境影响，以及设计师和建筑师如何为具有较低PFA的化学品的设计优化。我们表明，由于面积节省，具有16 nm技术节点的IC比制造量滞后于28 nm滞后技术的PFA量要少15％。我们还表明，与使用深紫外线（DUV）Immersion Immersion simersion Primoshogrosh（而不是EUV）在7 nm技术节点上制造相同的IC相比，使用Ex-Treme紫外线（EUV）平面图在7 nm技术节点上制造IC使用的含PFAS化学品的量减少了20％。
用于 EUV 光刻的光化图案掩模缺陷检测
随着极紫外 (EUV) 光刻技术进入大批量生产，半导体行业已将光刻波长匹配的光化图案化掩模检测 (APMI) 工具视为 EUV 掩模基础设施的主要空白。现在，已经开发出一种光化图案化掩模检测系统来填补这一空白。结合开发和商业化 13.5nm 波长光化空白检测 (ABI) 系统的经验以及数十年的深紫外 (DUV) 图案化掩模缺陷检测系统制造经验，我们推出了世界上第一个高灵敏度光化图案化掩模检测和审查系统 ACTIS A150（ACTinic 检测系统）。生产此 APMI 系统需要开发和实施新技术，包括高强度 EUV 源和高数值孔径 EUV 光学器件。APMI 系统具有高分辨率、低噪声成像，对缺陷具有极高的灵敏度。它已证明能够检测出印刷晶圆上估计光刻影响为 10% CD 偏差的掩模缺陷。
高NA EUV光刻的吸收材料的观点和权衡
摘要。下一代极端紫外线（EUV）系统具有0.55的数值，具有提供低于8 nm的半程分辨率的潜力。在较小的特征尺寸下，随机效应的重要性增加了扫描仪和掩模以提供高对比度图像的进一步需求。我们使用严格的面膜衍射和成像模拟来了解EUV掩模吸收器的影响，并确定用于高NA EUV成像的最合适的光学参数。对各种用例和材料选项的仿真表示两种主要解决方案类型：高灭绝材料，尤其是针对线条空间，以及可以提供相移遮罩溶液的低折射率材料。euv相掩码的行为与DUV的相移面膜大不相同。精心设计的低折射率材料和口罩可以为高对比度的边缘打开新的道路。©作者。由SPIE发表在创意共享归因4.0未体育许可下。全部或部分分发或重新分配或重新分配本工作，需要完全归因于原始出版物，包括其DOI。[doi：10.1117/1.jmm.m.19.4.041001]
半导体行业 2023 年第 22 页
人工智能将影响我们生活的各个方面。它在半导体制造中也发挥着越来越重要的作用。今年 5 月，在比利时安特卫普举行的由 imec 主办的 ITF World 大会上，NVIDIA 总裁、首席执行官兼董事会成员黄仁勋介绍了 NVIDIA 如何与台积电、ASML、应用材料 (AMAT)、D2S、IMS Nano Fabri- cation 和新思科技等公司合作，将人工智能引入芯片制造。黄仁勋表示：“第一波人工智能专注于计算机视觉和语音识别，已经实现了超越人类的能力，并在机器人、自动驾驶汽车和制造业开辟了数万亿美元的商机。先进的芯片制造需要一千多个步骤，要生产出生物分子大小的特征。要制造具有数千万亿个特征的芯片，每个步骤都必须近乎完美才能产生任何输出。每个阶段都会执行复杂的计算科学，以计算要图案化的特征并进行缺陷检测以进行在线工艺控制。芯片制造是 NVIDIA 加速计算和 AI 的理想应用。”黄仁勋表示，D2S 和 IMS Nano Fabrication 使用电子束构建掩模写入器，以在掩模上创建光刻胶图案。“Nvidia GPU 进行图案渲染和掩模工艺校正，”他说。台积电和 KLA 使用 EUV 和 DUV 照明进行掩模检查。“NVIDIA GPU 处理经典物理建模，
采用磁控溅射层间电介质直接形成 n+ 工艺，用于自对准共面氧化铟镓锌薄膜晶体管
具有交错结构（例如蚀刻停止 (ES) 和背沟道蚀刻 (BCE) 结构）的铟镓锌氧化物 (IGZO) 薄膜晶体管 (TFT) 已被证明可用作平板显示器中的电路器件 [1,2]。然而，由于栅极和源/漏极 (S/D) 电极之间的重叠，这些交错结构器件不可避免地具有较大的寄生电容，从而导致 TFT 器件的工作速度较低。自对准 (SA) 共面结构是克服该寄生电容问题的一种有前途的解决方案 [3]。形成导电的 n + -IGZO 以获得有源 S/D 区和 S/D 电极之间的欧姆接触是 SA 共面器件的重要工艺。已经提出了许多用于该工艺的方法，并且制备的 IGZO 器件具有良好的性能。通常使用等离子体处理（Ar、H2 等）[4,5] 和深紫外（DUV）照射 [6] 。然而，这些解决方案需要一个额外的步骤，如图 1a 所示，这会导致额外的工艺成本。在 SiO2 栅极绝缘体（GI）过蚀刻期间形成 n + -IGZO 是一种简单的方法 [7,8]。然而，当 GI 蚀刻等离子体可以蚀刻 IGZO 薄膜时，这种方法并不适用。最近，已经证明通过简单地涂覆有机层间电介质（ILD）可以形成 n + -IGZO 区域，并且获得了 24 Ω·cm 的沟道宽度归一化 S/D 串联电阻（R SD W）[9]。本报告展示了在 ILD 沉积过程中形成 n + -IGZO 区域的可能性。基于这个想法，其他制造低 R SD W SA 共面 IGZO TFT 的新方法值得研究。在这项工作中，我们使用磁控溅射工艺沉积 SiO x ILD 并同时为 SA 共面 IGZO TFT 形成 n + -IGZO 区域。这样，ILD 沉积和 n + 形成可以合并为一个步骤，如图 1b 所示。制造的器件具有相当低的 R SD W 。降低 IGZO 薄膜的机制