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Microwind中引入5 nm FinFET技术
虽然DVD，平面屏幕，汽车设备和3G手机在2002 - 2007年期间刺激了市场恢复，但2008年的“次级银行崩溃”再次减慢了电子经济的速度。在2010-2015时期，与现代社会有关的新市场，例如可再生能源，4-5G智能手机，物联网（IoT）和高分辨率电视，导致了可持续增长。后者在2019/2020年得到了确认，可能是通过电子设备维持相对稳定的全球经济需求的不断增强的，这是由COVID大流行触发的卫生危机。大流行还改变了消费者的行为，并从2020年中期开始促进了个人计算机，智能手机，娱乐设备的销售，并导致了2021年全球芯片短缺，特别是在汽车和数据中心行业。分析师说，全球芯片销售在2021年应达到8％（估计估计是2020年增长的4％）。
开发用于基于 16 nm FinFET 的 FPGA 老化测量的高精度和稳定性测试台
本文介绍了一种测试台的开发，用于测量 Xilinx 的 Zynq UltraScale + FPGA 中使用的 16nm FinFET 的老化情况。在设置中选择并实施了环形振荡器 (RO) 漂移测量方法。然而，RO 电路不仅对老化敏感，而且对温度和电压也敏感。为了减轻对温度和电压的不良敏感性，我们安装了一个调节系统来控制 FPGA 的温度和内部电压，并根据温度和电压表征 RO 频率以应用后测量补偿。我们通过使用 GPS 信号作为时间参考改进了测量电路。进行了 1000 小时测试，测试温度为 (T FPGA = 100 ◦ C) ，测试温度为 (V FPGA = V nom + 25%)，结果显示 RO 频率漂移明显低于 0.1%，测量精度为 0.9 × 10 − 4。
使用完整加法器的研究探索FinFET和GNRFET ...
随着技术的不断发展，由硅制成的传统晶体管使设备变得更小，更强大，正面临着局限性。为了克服这些挑战，正在探索包括FinFET和GNRFET在内的新型晶体管。finfets以3D设计，以改善对电流的控制，非常适合非常小的设备。gnrfets，由石墨烯（非常薄的材料）制成，承诺效率更好，速度更快，并且由于其独特的特性而使用的功率更少。本文通过分析它们在电路中的性能进行比较，专门针对一个称为“完整加法器”的常用电路。我们发现，尽管FinFET非常适合当前需求，但GNRFET提供了更好的能源效率，并且可能是电子产品的未来，尤其是在节省功率很重要的设备中。分析强调了如何将每种类型的晶体管应用于下一代电子产品中，帮助工程师设计更强大和节能的设备。关键字：FinFET，GNRFET，纳米级晶体管，石墨烯Nanoribbons，3D栅极结构，静电控制，短通道效应，高载流子迁移率，低功率操作，半导体技术，小型技术，小型技术，小型化，设备制造，高级CMOS，高级CMOS，下一代电子产品。1。简介
finfet电路的老化检测技术
Chapter 1 ....................................................................................................................................................... 1
适用于 7 nm FinFET 工艺的可控硅整流器嵌入式二极管静电放电保护
静电放电 (ESD) 引起的损坏是集成电路的主要失效之一。在当今集成电路所采用的 7nm FinFET 工艺中，由于 FinFET 栅极氧化层的厚度减小以及高 k 电介质的可靠性较低，在静电放电 (ESD) 冲击下极其脆弱[1-3]，并且遭遇非致命的 ESD 冲击后，ESD 保护性能会逐渐下降[4,5]。一些 ESD 建模和仿真技术已被用于 FinFET 工艺，以帮助分析 ESD 冲击下的 ESD 保护特性[6-9]。ESD 保护二极管被认为是一种很有前途的 ESD 保护器件[6-8]。具有高鲁棒性的二极管串硅控整流器 (DSSCR) 也被认为是以前技术节点的 ESD 保护装置 [ 10 – 15 ]，但由于其高漏电和闩锁的较大回弹，它不再适用于 7 nm 技术。FinFET 工艺的 ESD 设计仍然是一个巨大的挑战。目前还没有一种具有足够低触发电压 (Vt) 和高故障电流 (It2) 的高鲁棒性 ESD 保护装置。在本文中，我们提出了一种基于 7 nm FinFET 工艺的新型硅控整流器嵌入式二极管 (SCR-D)。制造并分析了具有不同关键设计的这种保护的特性。
适用于超低功耗应用的 9T FinFET SRAM 单元
由于 CMOS 的缩放，这些设备的局限性引发了对替代纳米设备的需求。提出了各种设备，如 FinFET、TFET、CNTFET。其中，FinFET 成为最有前途的设备之一，由于其在纳米范围内的低泄漏，它可以替代 CMOS。如今，电子设备在电池消耗方面更加紧凑和高效。由于 CMOS 的缩放限制，CMOS SRAM 已被 FinFET SRAM 取代。已经有两个 FinFET SRAM 单元，它们具有高功率效率和高稳定性。已经对这些单元进行了性能比较，以分析泄漏功率和静态噪声容限。这些单元的模拟是在 20 nm FinFET 技术下进行的。经分析，改进的 9T SRAM 单元的写入裕度实现了 1.49 倍的改进。读取裕度也显示出比本文中比较的现有单元有显著的改善。对于所提出的 0.4 V SRAM 单元，发现保持裕度更好。栅极长度已经改变，以发现栅极长度对读取裕度的影响。
7 纳米 FinFET 技术中不同 SRAM 单元拓扑的全面分析
由于采用基于施密特触发器的反相器，与传统的 6T SRAM 单元相比，其 RSNM 明显更高。其他剩余的 SRAM 单元（例如传统的 8T、PPN10T、FC11T 和 ST11T）采用读取去耦技术，其中数据存储节点在读取操作期间与位线完全隔离，导致 RSNM 和 HSNM 的值相同。ST11T SRAM 单元在所有 SRAM 单元中显示最大的 RSNM，因为它的强大单元核心由交叉耦合的基于施密特触发器的反相器对形成。
正负界面陷阱电荷对M-FinFET性能的影响及其RF/线性分析
跨导测量栅极对漏极电流的控制能力，它与晶体管的增益有关。研究发现，G m 性能随栅极电压而变化，在低栅极偏压下观察到 G m 的峰值，因为存在图 5a 所示的陷阱（正陷阱和负陷阱），而由于迁移率下降，G m 在高栅极电压下下降。G d 随栅极电压的变化
使用 22FDX™ FD-SOI 和 12LP+/12LP FinFET 的 AI 边缘加速器
数据爆炸式增长和实时数据分析推动了对家庭安全摄像头、可穿戴设备和智能家电等边缘设备提高性能和能效的需求。专用 AI 加速器可应对这些挑战，通过实现本地处理而不是将数据发送到云端进行分析和响应，显著加快 AI 应用（如边缘推理）的速度。
四个周期垂直堆叠的SIGE/SI CHANNEN FINFET制造及其电特性
摘要：在本文中，为了解决sige通道鳍片效果晶体管（FinFET）的外延厚度极限和高界面陷阱密度，提出了四个周期的SIGE/SI CHANNEL FINFET。高晶体质量的四个周期堆叠的SIGE/SI多层外延，每个SIGE层的厚度小于10 nm的厚度在Si基板上实现，而没有任何结构缺陷影响，通过优化其外延的生长过程。同时，SIGE层的GE原子分数非常均匀，其SIGE/SI接口很清晰。然后，通过优化其偏置电压和O 2流量，可以通过HBR/O 2/He等离子体实现堆叠的SIGE/SI FIN的垂直文件。引入了四个周期垂直堆叠的SIGE/SI FIN结构后，其FinFET设备在与常规SIGE FINFET相同的制造过程中成功制造。与传统的SIGE通道芬法特（Sige Channel FinFet）相比，它可以达到更好的驱动电流I，子阈值斜率（SS）和I ON /I OFF比率电性能，其SIGE通道的鳍高度几乎等于四个周期的SIGE /SIGE /SIGE /SI频道中的SIGE总厚度。这可能归因于四个周期堆叠的SIGE/SI FIN结构具有较大的有效通道宽度（W EFF），并且在整个制造过程中可以保持质量和表面界面性能更好。此外，首先打开堆叠的SIGE/SI通道的Si通道也可能对其更好的电气性能有所贡献。这个四个周期垂直堆叠的SIGE/SI Channel FinFet设备已被证明是未来技术节点的实用候选人。