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金属间层通过M3D IC
摘要 - 单层三维集成电路（M3D-IC）中的（MIV）的金属间层中的Miv（MIV）用于连接层间设备，并在多层跨多层提供功率和时钟信号。MIV的大小与逻辑门相当，因为由于顺序集成，底物层的显着降低。尽管MIV的尺寸很小，但MIV对相邻设备性能的影响应考虑在M3D-IC技术中实现IC设计。在这项工作中，我们会系统地研究晶体管在MIV附近放置的晶体管性能变化，以了解MIV通过底物时MIV对相邻设备的影响。仿真结果表明，应考虑使用MIV的保留区（KOZ）以确保M3D-IC技术的可靠性，并且该KOZ高度依赖于M3D-IC过程。在本文中，我们表明，考虑到M1金属螺距的MIV附近的晶体管，因为分离将具有高达68、668×增加泄漏电流，当通道掺杂为10 15 cm - 3，源/排水掺杂，10 18 cm -3
M3D集成电路的测试和设计解决方案的进步*
摘要 - 单石器时代3D（M3D）集成具有与基于TSV的3D堆叠相比，可以实现明显更高的设备密度。晶体管层的顺序整合可实现高密度的垂直互连，称为层间VIA（ILV）。但是，层间电介质的高积分密度和攻击性缩放使M3D集成电路特别容易处理变化和制造缺陷。我们探讨了这些制造缺陷对CHIP绩效的影响，并提出了相关的测试挑战。我们介绍了两种M3D特定的测试设计解决方案 - 一种低成本的内置自我测试架构，用于缺陷易受缺陷的ILV和一种用于屈服学习的层级故障定位方法。我们描述了缺陷对延迟故障测试的效率的影响，并在3D电源分配网络施加的约束下突出了测试生成的解决方案。
层间工艺变化感知单片 3-D NoC 设计空间探索
摘要 — 单片 3-D (M3D) 技术通过按顺序将各层堆叠在一起，实现了高密度集成、性能和能源效率。基于 M3D 的片上网络 (NoC) 架构可以通过对路由器内阶段采用层分区来利用这些优势。然而，由于与温度相关的问题，传统的制造方法不适用于支持 M3D 的设计。这需要较低的温度和温度弹性技术来制造 M3D，导致顶层晶体管和底层互连的性能较差。由此产生的层间工艺变化导致支持 M3D 的 NoC 性能下降。在本文中，我们证明，在不考虑层间工艺变化的情况下，支持 M3D 的 NoC 架构在一组 SPLASH-2 和 PARSEC 基准测试中平均高估了能量延迟积 (EDP) 50.8%。作为应对措施，我们采用了一种工艺变化感知设计方法。所提出的设计和优化方法将路由器内部阶段和路由器间链接分布在各层之间，以减轻工艺变化的不利影响。实验结果表明，与工艺无关的设计相比，所考虑的 NoC 架构在所有基准测试中平均将 EDP 提高了 27.4%。
单眼弱监督的单眼3D检测...
单眼3D检测（M3D）的目的是从单视图像中进行精确的3D观察定位，该图像通常涉及3D检测框的劳动密集型注释。最近已经研究了弱监督的M3D通过利用许多存在的2D注释来遵循3D注释过程，但通常需要额外的培训数据，例如LiDAR Point Clouds或多视图图像，这些数据会大大降低其在各种应用中的适用性和可用性。我们提出了SKD-WM3D，这是一个弱监督的单眼3D检测框架，利用深度插入以实现M3D，并具有单一视图图像，而无需任何3D注释或其他培训数据。SKD-WM3D中的一个关键设计是一个自我知识的蒸馏框架，它通过融合深度信息并有效地减轻单核场景中固有的深度模棱两可，从而将图像特征转换为3D类似的表示形式，而无需计算上的计算层面。此外，我们设计了不确定性感知的分离损失和梯度定位的转移调制策略，分别促进了知识获取和知识转移。广泛的实验表明，SKD-WM3D明显超过了最新的实验，甚至与许多完全监督的方法相当。
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随着每年产生的泽字节级数据，人工智能 (AI) 要求快速提高计算性能。然而，数据通信仍然是系统性能扩展的主要瓶颈。通过单片三维 (M3D) 集成提高数据传输带宽和通过大脑启发式计算范式减轻数据传输工作量是很有前途的解决方案。在本次演讲中，我将介绍我最近在后端 (BEOL) 兼容氧化物电子学方面的工作，它们在这些解决方案中发挥着关键作用：(1) 为了应对非晶氧化物半导体 (AOS) 晶体管可靠性的关键挑战，这是一种在 M3D IC 中普遍存在的 BEOL 兼容有源器件选项，我开发了一种经济高效的氟化封装技术，可以在较低的热预算下有效修复氧缺陷。(2) 鉴于 3D IC 中片外电压转换效率低下，我开发了 AOS 功率晶体管技术，并通过实验证明了 BEOL 兼容 DC-DC 转换器可实现高效的片上电压转换。 (3) 为了在脑启发计算中实现更多的功率-性能-面积-成本 (PPAC) 优势，我开发了一种与 BEOL 兼容的选择性区域掺杂技术，该技术在强关联氧化物中具有极高的浓度，从而实现了基于 VO 2 的人工神经元和突触的单片集成，从而实现了高效的同型神经形态平台。这些工作强调了与 BEOL 兼容的氧化物电子学在推进面向 AI 的微电子的 M3D 集成和脑启发计算技术方面的重要性。
超低温度LA2O3/ ... div>的实验研究
在本文中，提出了一个LA 2 O 3 /HFO 2双层偶极 - 偶极 - 第一（DF）工艺，并通过超低温度PVD PVD介电层压板进行了研究，以实现较低的栅极有效工作功能（EWF），以实现整体岩石3D-IC（M3D）应用。全面研究了超低温度LA-偶极子对EWF调制和界面特性的影响。发现平移电压（V FB）用较低的1nm La 2 O 3厚度呈60 mV，这提供了满足SI传导带边缘EWF调制的有效方法。此外，LA 2 O 3 /HFO 2 BI-LAYER DF工艺抑制了电子陷阱 /逐渐陷阱密度（非）和界面陷阱密度（DIT），以提高设备性能。这些结果在低热整合中表现出有希望的双层DF工艺，用于高级IC技术。
迈向功能强大的 AI 加速器
摘要 — 深度学习的最新进展可以归因于硬件处理器和人工智能 (AI) 加速器性能的持续改进。除了基于冯诺依曼架构的传统 CMOS 加速器外，硅光子学、忆阻器和单片 3D (M3D) 集成等新兴技术也正在被探索作为后摩尔定律的替代方案。然而，由于制造工艺变化、热串扰和老化导致的故障可能会对新兴 AI 加速器的能源效率和性能造成灾难性影响。在本文中，我们分析了几种新兴 AI 加速器在不同不确定性下的性能，并提出了低成本的方法来评估故障的重要性并减轻其影响。我们表明，在所有技术中，不确定性对性能的影响可能会根据故障类型和受影响组件的参数而有很大差异。因此，本文提出的故障关键性评估技术对于提高产量是必要的。
单片 3D 集成中高效可扩展的带扩展栅极的 MIV 晶体管（已在 MWSCAS 2023 中接受）
摘要 — 单片 3D 集成已成为满足未来计算需求的有前途的解决方案。金属层间通孔 (MIV) 在单片 3D 集成中形成基板层之间的互连。尽管 MIV 尺寸很小，但面积开销可能成为高效 M3D 集成的主要限制，因此需要加以解决。以前的研究集中于利用 MIV 周围的基板面积来显着降低该面积开销，但却遭受了泄漏和缩放因子增加的影响。在本文中，我们讨论了 MIV 晶体管的实现，它解决了泄漏和缩放问题，并且与以前的研究相比，面积开销也有类似的减少，因此可以有效利用。我们的模拟结果表明，与之前的实现相比，所提出的 MIV 晶体管的漏电流 (ID,leak) 减少了 14 K ×，最大电流 (ID,max) 增加了 58%。此外，使用我们提出的 MIV 晶体管实现的逆变器的性能指标，特别是延迟、斜率和功耗降低了 11.6%，17.与之前的实现相比，在相同的 MIV 面积开销减少的情况下，分别降低了 9% 和 4.5%。索引术语 — 单片 3D IC、垂直集成、片上器件
单片 3D 集成中具有扩展栅极的高效可扩展 MIV 晶体管
摘要 — 单片 3D 集成已成为满足未来计算需求的有前途的解决方案。金属层间通孔 (MIV) 在单片 3D 集成中形成基板层之间的互连。尽管 MIV 尺寸很小，但面积开销可能成为高效 M3D 集成的主要限制因素，因此需要加以解决。以前的研究主要集中在利用 MIV 周围的基板面积来显着降低该面积开销，但却遭受了泄漏和缩放因子增加的影响。在本文中，我们讨论了 MIV 晶体管的实现，它解决了泄漏和缩放问题，并且与以前的研究相比，面积开销也有类似的减少，因此可以有效利用。我们的模拟结果表明，与之前的实现相比，对于所提出的 MIV 晶体管，漏电流 (ID,leak) 减少了 14 K ×，最大电流 (ID,max) 增加了 58%。此外，使用我们提出的 MIV 晶体管实现的逆变器的性能指标，特别是延迟、斜率和功耗降低了 11.6%，17.与之前的实现相比，在相同的 MIV 面积开销减少的情况下，分别降低了 4.9% 和 4.5%。索引术语 — 单片 3D IC、垂直集成、片上器件
机械工程系研究...
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