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摘要 - 单石器时代3D（M3D）集成具有与基于TSV的3D堆叠相比，可以实现明显更高的设备密度。晶体管层的顺序整合可实现高密度的垂直互连，称为层间VIA（ILV）。但是，层间电介质的高积分密度和攻击性缩放使M3D集成电路特别容易处理变化和制造缺陷。我们探讨了这些制造缺陷对CHIP绩效的影响，并提出了相关的测试挑战。我们介绍了两种M3D特定的测试设计解决方案 - 一种低成本的内置自我测试架构，用于缺陷易受缺陷的ILV和一种用于屈服学习的层级故障定位方法。我们描述了缺陷对延迟故障测试的效率的影响，并在3D电源分配网络施加的约束下突出了测试生成的解决方案。
M3D集成电路的测试和设计解决方案的进步*
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