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RF 和 PLL 设计
学生熟悉加性噪声的起源、影响和对 PLL 行为的分析。他/她能够基于 Neeson 公式和 Hajimiri 提出的线性时变噪声模型以及使用脉冲灵敏度函数来分析噪声性能。(MK1)(MK2)(MI1)(MG3)
具有 110 fs 抖动的 56 GHz 小数 N PLL
I. 引言随着通信系统追求更高的性能，低抖动时钟生成问题变得更具挑战性。例如，以 112 Gb/s 或 224 Gb/s 运行的 PAM4 发射器可以结合 56 GHz 锁相环 (PLL) 进行多路复用。这样的应用对设计提出了三个条件。首先，对于 224 Gb/s 的数据速率，PLL 抖动必须远低于符号周期，例如约 100 fs。其次，PLL 最好实现为小数 N 环路，以便以不同的晶体频率运行并可能纠正晶体误差。第三，多通道系统使得每通道使用低功耗、紧凑的 PLL 设计成为可取的，而不是在通道和长互连上分配 56 GHz 时钟。在此频率范围内，先前的小数 N 分频设计已实现 200 至 500 fs 的均方根抖动，同时功耗为 31 至 46 mW，所需芯片面积为 0.38 至 0.55 mm2 [1], [2], [3]。本文提出了一种小数 N 分频 PLL 架构和多种电路技术，可实现 110 fs 的均方根抖动和 23 mW 的功耗。实验原型采用 28 纳米 CMOS 技术制造，占用有效面积为 0.1 mm2。第二部分介绍了这项工作的背景。第三部分介绍了所提出的有限脉冲响应 (FIR) 滤波器和
具有空间时间平均功能的分数 N PLL，用于...
摘要 — 本文介绍了一种空间时间平均技术，该技术可实现瞬时小数分频，从而显著降低小数 N 锁相环 (PLL) 中的量化误差。空间平均可通过使用并行运行的分频器阵列来实现。它们的不同分频比由小数调制器 (DSM) 和动态元件匹配 (DEM) 块产生。为了降低分频器功率，本文还提出了一种仅使用一个分频器和相位选择来实现空间平均的方法。原型 2.4 GHz 小数 N PLL 采用 40 nm CMOS 工艺实现。测量结果表明，所提出的技术分别在 1 MHz 和 10 MHz 偏移处将相位噪声降低了 10 dB 和 21 dB，从而使积分均方根抖动从 9.55 ps 降低至 2.26 ps。索引术语——调制器（DSM）、数据加权平均（DWA）、动态元件匹配（DEM）、小数N分频PLL、频率合成器、相位噪声、锁相环（PLL）、量化噪声降低。
PLL 设计和时钟/频率生成（讲座 4）
I. 时钟和频率生成概述 1. 课程介绍 2. 现代通信系统中的锁相时钟 II. 锁相基础 1. PLL 线性模型 2. 环路组件 3. 环路动态 4. 瞬态响应和采集 5. PLL 行为模拟 III. PLL 设计 1. 系统设计视角 - 杂散和调制 - 相位噪声/抖动 - 稳定时间 - 带宽优化 2. 电路设计方面 - 相位检测器 - 电荷泵 - 分频器 - 压控振荡器 3. 延迟锁定环
单串行输入 PLL 频率合成器 - SM0VPO
将 PS 引脚设置为低电平，IC 进入省电模式，因此电流消耗可限制为 10 µ A（最大值）。将 PS 引脚设置为高电平，则释放省电模式，IC 正常工作。此外，还包含间歇操作控制电路，有助于从省电模式平稳启动。一般来说，可以通过间歇操作（关闭或唤醒合成器）来节省功耗。在这种情况下，如果 PLL 不受控制地通电，则由于参考频率（fr）和比较频率（fp）之间未定义的相位关系，产生的相位比较器输出信号是不可预测的，并且在最坏的情况下可能需要更长的时间来锁定环路。为了防止这种情况，间歇操作控制电路在通电期间强制相位检测器输出有限的误差信号，从而保持环路锁定。在省电模式下，除省电功能必不可少的电路外，相应部分停止工作，然后电流消耗降至 10 µ A（最大值）。此时，Do 和 LD 变为与环路锁定时相同的状态。即，Do 变为高阻抗。VCO 控制电压自然保持在由 LPF 的时间常数定义的锁定电压。因此，VCO 的频率保持在锁定频率。
PLL 设计和时钟/频率生成（讲座 1：简介）
• 本课程深入了解锁相时钟，以及获得锁相环 (PLL) 的系统视角和电路设计方面的能力，适用于各种应用。在本课程的前半部分，将讨论 PLL 的基本理论分析和系统/电路设计注意事项。课程的后半部分包括大量讲座，涵盖各种 PLL 应用中的实际设计方面。耦合、可测试性和片上补偿等一些高级主题对于那些对片上系统 (SoC) 设计和高级混合信号 IC 设计感兴趣的人也很有用。通过本课程，学生希望学习以下内容； - 时钟生成/同步在现代通信系统中的作用 - PLL 的基本概念和理论分析 - 系统设计视角和架构 - 实际电路设计方面 - 高级主题；耦合、可测试性、片上补偿……