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美国疫苗的不良事件
背景：由SARS-COV-2引起的Covid-19-19大流行在全球范围内产生了深远的影响，导致了广泛的发病率和死亡率。针对COVID-19的疫苗接种是控制病毒传播并降低疾病严重程度的关键工具。但是，Covid-19-19疫苗的快速发展和部署引起了人们对免疫后潜在不良事件的担忧（AEFIS）。了解这些AEFI的时间和空间模式对于有效的公共卫生响应和疫苗安全监测至关重要。目的：本研究旨在分析美国与Covid-10疫苗相关的AEFIS的时间和空间特征，报告给了疫苗不良事件报告系统（VAERS），从而提供了对AEFIS的模式和分布的见解，AEFIS的模式和分布，与COVID-19疫苗和潜在风险因素以及与AEFIS相关的安全概况以及与AEFIS相关的安全性。方法：我们对疾病控制与预防中心的管理数据进行了回顾性分析（n = 663,822,575），并在2020年至2022年之间的监视系统VAERS（n = 900,522）的报告中进行了回顾性分析。为了获得对疫苗接种后的AEFIS的更广泛的了解，我们根据监管活动的医学词典将其分为系统器官类（SOC）。此外，我们进行了时间分析，以检查所有VAERS报告中AEFIS的趋势，与Pfizer-Biontech和ModernA有关的趋势，以及严重报告中的前10个AEFI趋势。我们还比较了美国各个地区症状的相似性。结果：我们的发现表明，COVID-19-19疫苗接种后最常报告的症状是头痛（n = 141,186，15.68％），pyrexia（n = 122,120，13.56％）和疲劳（n = 121,910，13.54％）。最常见的症状组合是寒意和发热（n = 56,954，6.32％）。最初，一般疾病和行政部位条件（SOC 22）是报告的最普遍的类别。Moderna与辉瑞-biontech相比表现出更高的AEFI报告率。随着时间的流逝，我们观察到与Covid-19疫苗相关的AEFI的报告率降低。此外，辉瑞-biontech和Moderna疫苗之间的AEFIS的总体速率是可比的。在空间分析方面，美国的中部和北部地区与COVID-19疫苗相关的AEFIS报告率更高，而东南部和中南部地区报告的症状报告显着相似。结论：这项研究提供了对美国与Covid-19疫苗相关的AEFIS的时间和空间模式的宝贵见解。这些发现强调了增加疫苗接种覆盖范围的关键需求，以及对AEFIS的持续监视和监测。实施有针对性的监控计划可以促进对AEFI的有效管理，增强公众对未来Covid-19-19疫苗运动的信心。
第 22 章：2D 和 3D 架构的互连
1. 简介 过去 50 年来，摩尔定律为硅片的扩展和不同 IP 的同质 SoC（片上系统）集成提供了模板，推动了微电子行业的发展。展望未来，随着封装和微系统的物理、电气、热和热机械属性的变化，HI 日益成为摩尔定律的补充，可提供更完善的功能 [1, 2]。现有和新型先进封装架构是维持和促进微电子行业增长的主要推动因素 [3-13]。这些架构支持新型异构 SiP（系统级封装）配置，以实现成本性能优化的微电子系统。近年来，已发布了多款使用先进 HI 的产品，证明了该领域的重要性 [14-19]。从历史上看，同质集成封装的主要目的是为芯片提供机械保护、硅片特性的空间转换、外形尺寸缩放、低寄生功率传输、高效功率消除以及低损耗、高带宽信号传输。同质 SoC 封装创新的重点是实现硅片尺寸缩小、功耗、性能和延迟，同时最大限度地利用摩尔定律带来的性能机会。在主要关注同质集成的时期，MCP（多芯片封装）主要用于缩短上市时间和满足关键的 HI 需求（例如 DRAM 集成）。当今的行业趋势表明，对 HI 的需求日益增加，这是由于需要添加各种功能（通常使用来自多个不同供应商的硅片节点上的不同 IP 实现）、提高硅片产量弹性以及持续快速上市的需求所驱动。2D 和 3D 封装架构是理想的异构集成平台，因为它们在紧凑的外形尺寸中提供组件之间的短、节能、高带宽连接。当今的异构封装技术： 使用各种通信协议提供节能、高带宽的封装内 IO 链路 支持多种封装外 IO 协议 为单端和差分封装内和封装外信号提供噪声隔离 管理不断增长的冷却需求 支持复杂的电源传输架构 满足从高性能服务器到灵活、可穿戴电子产品的各种应用功能、外形和重量限制 满足不同细分市场和应用的广泛可靠性要求 提供经济高效、高精度和快速周转的组装，以满足快速生产需求
年度报告 - TIMA 实验室 - 格勒诺布尔阿尔卑斯大学
稳健性和可靠性 许多领域在经典的设计约束列表中都具有功能安全性，例如汽车领域的 ISO 26262 标准。我们的工作旨在改进对可靠性的早期评估。环境干扰引起的错误。目标是降低开发和生产成本，能够在设计的早期阶段准确评估软错误和永久错误的潜在功能影响。我们最近提出了一种跨层故障模拟方法来执行关键嵌入式系统的稳健性评估，该方法基于事务级模型 (TLM) 和寄存器传输级 (RTL) 描述中的故障注入，以在模拟时间和模拟高级故障行为的真实性之间进行权衡。该方法的另一个重要特征是考虑全局系统规范，以便区分实际的关键故障和导致对系统行为没有实际影响的故障。该方法已应用于机载案例研究。2021 年，该方法通过迭代流程得到改进，既可以全局减少故障注入持续时间，又可以随着迭代改进 TLM 模型，从而实现在 TLM 和 RTL 级别注入故障的后果之间的良好相关性。2021 年开始的另一项研究旨在更好地评估（和预测）软件工作负载对微控制器和 SoC 等复杂数字组件可靠性的影响。最终，一个目标是定义一组代表性基准，以便在实际应用程序可用之前对关键系统进行可靠性评估。第一步是开发一种基于适用于多种处理器的虚拟平台的多功能分析工具，与 QEMU 的修改版本相对应。该分析流程已应用于 RISC-V 目标和 Mibench 软件，使我们能够更好地了解软件负载对 SoC 容错的影响。我们提出的指标“似然百分比”表明，使用我们的工具进行高级评估可以非常有效地获得有关程序行为的重要信息，与从参考指令集模拟器和硬件架构获得的结果一致。我们还表明，我们的分析工具使我们能够比较多个程序的行为并表现出特定的特征。主要目标是在 SoC 设计领域传输和应用 RAMS 方法和工具。这些数据有助于理解处理器架构将如何用于每个应用程序，从而了解根据软件负载可以预期的容错级别。我们提出了三个假设，这些假设必须通过更多的程序示例、多个硬件平台的使用以及最终在粒子束下的实际测试来证实。在自动质量或安全保证水平评估领域，我们提出了第一种方法，用于自动提取片上系统内有效和故障状态机的过程。通过此方法自动提取的数据是行为建模和 FMEA（故障模式和影响分析）分析的相关输入。该方法基于一种半自动化方法，用于在单粒子翻转 (SEU) 或触发器卡住的假设下系统地提取数字设计的故障模式。此过程旨在增强人为故障分析，并在复杂设备的质量保证过程中为 RAMS（可靠性、可用性、可维护性和安全性）框架提供输入。已经在 I2C - AHB 系统上进行了实验结果，为对整个 SoC [CI3] 进行完整且更复杂的分析奠定了基础。 由于技术规模扩大和晶体管尺寸越来越小并更接近原子尺寸，上一代 CMOS 技术在各种物理参数中呈现出更多的可变性。此外，电路磨损退化会导致额外的时间变化，可能导致时序和功能故障。为了处理此类问题，一种传统方法是在设计时提供更多的安全裕度（也称为保护带）。因此，使用延迟违规监视器成为必须。放置监视器是一项关键任务，因为设计师必须仔细选择最容易老化且可能成为给定设计中潜在故障点的位置。