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电容电压和电流的表征
本研究通过 CV 和 IV 分析研究了新型 MIS 结构 TiN/Al 2 O 3 /P-Si 的电性能，采用 Silvaco TCAD 软件进行模拟。检查各种参数，包括频率、温度、氧化物厚度、表面条件和掺杂水平，揭示了它们对器件特性的影响。模拟结果与理论预期非常吻合，验证了模拟方法的有效性。发现温度变化会影响平带电压，可能是由于氧化物电荷密度和界面缺陷密度的变化，而在 77 K 至 300 K 的温度范围内观察到弱反转区。频率依赖性很明显，特别是在 1 GHz 时，对 CV 行为有显著影响。IV 分析揭示了不对称的温度激活，表明存在双传导机制。此外，更高的掺杂水平与负电压范围内的电流密度增加相关。对具有不同介电厚度的电容器的模拟漏电流表明行为不均匀，由于能带图不对称，从栅极注入电子导致与基板相比更高的电流密度。这强调了降低氧化物厚度对漏电流行为的影响。
硅在绝缘子中的单事件传播效应...
亲爱的编辑，铁电隧道FET（FETFET）是关于新型低功率电子设备的越来越重要的研究主题[1，2]，因为铁电气材料的负电容效应有助于提高潜在的通道并增加TFET中的状态电流。铁电疗法显示辐射性能对辐射的辐射硬性能，这对于基于这种苛刻环境中使用的这种材料的设备很有帮助[3，4]。单事件传播（集合）效应是由空间或陆地辐射环境中的高能量颗粒引起的，这可能会导致软错误的可能性，甚至可能导致航天器中的灾难性事故[5，6]。对重离子打击下FETFET的辐射效应的搜索对于评估这些设备在太空环境中的潜在误差非常重要。为了提高设备的性能，我们提出了一种新的硅在绝缘子双门栅极FETFET（SOI DG-FETFET）中，并使用Si：HFO 2铁电栅极介电。使用Synopsys Sentaurus Tech-Nology Computer Adided Design（TCAD）Simulator [7]研究了SOI DG-FETFET中的单事件传播效应[7]。设备结构和仿真设置。
高速、零偏置硅锗光电探测器
我们报告了在零偏压下工作的光电探测器的高速性能——零暗电流和零直流电功耗。光电流的产生是通过嵌入硅锗的硅微环谐振器中的声子辅助吸收实现的，在波长约 1180 和 1270 nm 处分别产生 0.35 和 0.043 A/W 的响应度。我们测量了 14 GHz 的 3 dB 带宽，这是迄今为止报告的零偏压环谐振光电探测器的最快带宽，比之前的工作提高了 7 倍。我们通过 TCAD 模拟探索了这种改进的来源，并得出结论：掺杂分布的优化通过限制光生载流子漂移到谐振器外周的影响，在低电场下显著缩短了有效载流子寿命。利用实验数据，我们还提取了自由载流子和声子辅助硅锗吸收系数，结果与文献数据吻合良好。还展示了在高达 150 ○ C 的温度下的高速运行。© 2021 作者。除非另有说明，否则所有文章内容均根据知识共享署名 (CC BY) 许可证获得许可 (http://creativecommons.org/licenses/by/4.0/)。https://doi.org/10.1063/5.0047037
从多指双极晶体管中的测量数据中提取真实的手指温度
摘要 - 在此简介中，我们提出了一种逐步策略，以准确估计基于硅的多纤维双极晶体管结构中的纤维温度，从常规的调查中。首先，我们在给定的环境温度下提取几乎零动力的自加热电阻（r TH，II（t a））和热耦合因子（C IJ（t a））。现在，通过将叠加原理应用于几乎零功率的这些变量上，其中保留了热扩散方程的线性，我们估计有效的热电阻（r th，i（t a））和相应的修订后的效率温度t i（t a）。最后，Kirchhoff在T I（t a）上的trans形得出每个纤维处的真实温度（t i（t a，p d））。所提出的提取技术自动包括晶体管结构中存在的后端金属层和不同类型的沟渠的影响。该技术是针对具有不同发射极尺寸的双极晶体管的3D TCAD模拟结果验证的，然后应用于从stmicroelectronics B5T技术中从最先进的多纤维sige HBT获得的实际测量数据。可以观察到，原始测量数据在40 mW左右的叠加量低估了真正的纤维温度约10％。
非对称的有效栅极长度模型...
亲爱的编辑，随着 VLSI 技术的发展，环栅 (GAA) 硅纳米线晶体管 (SNWT) 已成为技术路线图末端最终缩放 CMOS 器件最有潜力的候选者之一。一些先驱研究已经证明了 GAA SNWT 的超可扩展性和高性能 [1-3]。然而，在实际制作结果中 [1,2]，由于纳米线对蚀刻工艺的阴影效应，环栅栅极电极通常不是关于纳米线中心轴理想对称的，而是沿纳米线轴向呈梯形横截面。栅极电极的这种不对称性会使性能评估不正确，并导致用于电路仿真的器件紧凑模型不准确。然而，对非对称 GAA 硅纳米线 MOSFET 建模的研究仍然不足 [4,5]。本研究建立了非对称栅极GAA SNWT的有效栅极长度模型，并用技术计算机辅助设计（TCAD）仿真对其进行了验证。利用所提出的模型，可以将非对称GAA SNWT视为等效对称器件，从而可以在电路仿真中简化建模参数。仿真与方法。图1（a）沿沟道方向描绘了非对称栅极GAA SNWT的横截面。在
高速、零偏置硅锗光电探测器
我们报告了在零偏压下工作的光电探测器的高速性能——零暗电流和零直流电功耗。光电流的产生是通过嵌入硅锗的硅微环谐振器中的声子辅助吸收实现的，在波长约 1180 和 1270 nm 处分别产生 0.35 和 0.043 A/W 的响应度。我们测量了 14 GHz 的 3 dB 带宽，这是迄今为止报告的零偏环谐振光电探测器的最快带宽，比之前的工作提高了 7 倍。我们通过 TCAD 模拟探索了这种改进的来源，并得出结论：掺杂分布的优化通过限制光生载流子漂移到谐振器外周的影响，在低电场下显著缩短了有效载流子寿命。利用实验数据，我们还提取了自由载流子和声子辅助硅锗吸收系数，结果与文献数据吻合良好。还展示了在高达 150 ○ C 的温度下的高速运行。© 2021 作者。除非另有说明，否则所有文章内容均根据知识共享署名 (CC BY) 许可证获得许可 (http://creativecommons.org/licenses/by/4.0/)。https://doi.org/10.1063/5.0047037
N型衬底超快三维沟槽电极硅探测器的抗辐射性能
摘要：ATLAS 和 CMS 实验预测高亮度大型强子对撞机（HL-LHC）最内层像素探测器的辐射注量高达 1 × 10 16 1 MeV n eq /cm 2。辐射剂量的增加将导致探测器性能下降，例如漏电流和完全耗尽电压增加，信号和电荷收集效率降低，这意味着有必要开发用于甚高亮度对撞机的抗辐射半导体器件。在我们前期对超快三维沟槽电极硅探测器的研究中，通过模拟不同最小电离粒子（MIP）撞击位置下的感应瞬态电流，验证了从 30 ps 到 140 ps 的超快响应时间。本工作将利用专业软件有限元技术计算机辅助设计（TCAD）软件框架，模拟计算探测器在不同辐射剂量下的全耗尽电压、击穿电压、漏电流、电容、加权场和MIP感应瞬态电流（信号）。通过分析模拟结果，可以预测探测器在重辐射环境下的性能。像素探测器的制作将在中国科学院微电子研究所的CMOS工艺平台上进行，采用超纯高电阻率（高达10 4 ohm·cm）硅材料。
封装器件 SiC 结的参数纳米电分析
摘要 — 在晶圆级上对电力电子器件芯片结构进行精确而准确的电气特性分析对于将器件操作与设计进行比较以及对可靠性问题进行建模至关重要。本文介绍了一种分立封装商用碳化硅 MOSFET 的二维局部电气特性参数分析。在横截面样品上，使用扫描电子显微镜 (SEM) 中的电子束感应电流 (EBIC) 来定位体二极管的 pn 结，评估电子束能量对该区域成像的影响。采用基于原子力显微镜 (AFM) 的扫描电容显微镜 (SCM) 分析封装碳化硅 MOSFET 器件的结区。提出了一种参数方法来揭示 MOSFET 中所有层的局部电气特性（n 型、p 型、掺杂 SiC 外延层的低、中、高掺杂水平以及 SiC 衬底和硅栅极）。本文的目的是揭示 EBIC 和 SCM 对 SiC 封装器件进行全面特性分析的潜力。研究了 SCM 采集期间施加的电压（V DC 和 V AC ）的影响，以量化它们对 MOSFET SiC 掺杂层分析的影响。尖端/样品纳米 MOS 接触的 TCAD 模拟支持纳米电气实验，以确认碳化硅芯片 AFM 图的掺杂水平解释。
优化 14 nm 双栅极 Bi-GFET 以降低漏电
近年来，电子技术的突破使金属氧化物半导体场效应晶体管 (MOSFET) 的物理特性不断提升，尺寸越来越小，质量和性能也越来越高。因此，生长场效应晶体管 (GFET) 因其优异的材料特性而被推崇为有价值的候选者之一。14 nm 水平双栅极双层石墨烯场效应晶体管 (FET) 采用高 k 和金属栅极，分别由二氧化铪 (HfO 2 ) 和硅化钨 (WSi x ) 组成。Silvaco ATHENA 和 ATLAS 技术计算机辅助设计 (TCAD) 工具用于模拟设计和电气性能，而 Taguchi L9 正交阵列 (OA) 用于优化电气性能。阈值电压 (V TH ) 调整注入剂量、V TH 调整注入能量、源极/漏极 (S/D) 注入剂量和 S/D 注入能量均已作为工艺参数进行了研究，而 V TH 调整倾斜角和 S/D 注入倾斜角已作为噪声因素进行了研究。与优化前的初始结果相比，I OFF 值为 29.579 nA/µm，表明有显著改善。优化技术的结果显示器件性能优异，I OFF 为 28.564 nA/µm，更接近国际半导体技术路线图 (ITRS) 2013 年目标。
表征超薄原子层中沉积的氧化物半导体MOS电容器中的界面和块状陷阱，< /div> < /div>
氧化物半导体吸引了对互补金属 - 氧化金属 - 半导体（CMOS）后端（BEOL）兼容设备的兴趣，用于整体3维（3D）集成。要获得高质量的氧化物/半导体界面和大量半导体，至关重要的是增强氧化物半导体晶体管的性能。原子层沉积（ALD）氧化二颗粒（在2 O 3中）的性能卓越，例如高驱动电流，高迁移率，陡峭的亚阈值斜坡和超薄通道。在这项工作中，使用C – V和电导方法系统地研究了ALD的MOS栅极堆栈中ALD的MOS栅极堆栈中的界面和块状陷阱。直接从C – V测量中的累积电容直接实现了0.93 nm的低EOT，表明高质量的门氧化物和氧化物/半导体界面。在2 O 3中的批量缺陷确定了子量的能级，可以通过TCAD模拟C – V和G - V特性来负责G p /ω与ω曲线的电导峰值。从C - V测量中提取1×10 20 /cm 3的高N型掺杂。使用电导法实现了3.3×10 cm-3 ev-1的状态（DOS）的高尺寸（DOS），这有助于高N型掺杂和高电子密度。高N型掺杂进一步确定通道厚度缩放的能力，因为电荷中性水平在导带中深入对齐。